FPGA IP
Dizainas Pvzample Vartotojo vadovas
F-Tile 25G Ethernet Intel®
Atnaujinta Intel® Quartus®
Prime Design Suite: 22.3
IP versija: 1.0.0

Greitos pradžios vadovas

F-tile 25G Ethernet Intel FPGA IP, skirtas Intel Agilex™ įrenginiams, suteikia galimybę sukurti dizainą, pvz.amples pasirinktoms konfigūracijoms.
1 pav. Dizainas Pvzample Naudojimas

Katalogo struktūra

2 pav. 25G Ethernet Intel FPGA IP dizainas Example katalogo struktūra

• Simuliacija files (tik modeliavimo bandymo stendas) yraample_dir>/example_testbench.
• Tik rinkiniui skirtas dizainas, pvzample yra įsikūrusiample_dir>/ compilation_test_design.
• Aparatūros konfigūracija ir testas files (dizainas pvzample in hardware) yraample_dir>/hardware_test_design.

1 lentelė. Katalogas ir File Aprašymai

File Vardai	Aprašymas
eth_ex_25g.qpf	„Intel Quartus® Prime“ projektas file.
eth_ex_25g.qsf	„Intel Quartus Prime“ projekto nustatymai file.
eth_ex_25g.sdc	„Synopsys“ dizaino apribojimai file. Galite tai kopijuoti ir modifikuoti file savo 25GbE Intel FPGA IP branduolio dizainui.
eth_ex_25g.v	Aukščiausio lygio Verilog HDL dizainas, pvzample file. Vieno kanalo dizainas naudoja „Verilog“. file.
bendras/	Techninės įrangos dizainas, pvzample parama files.
hwtest/main.tcl	Pagrindinis file Norėdami pasiekti sistemos konsolę.

Kuriant dizainą Example

4 pav. Example Design Tab F-tile 25G Ethernet Intel FPGA IP parametrų rengyklėje

Atlikite šiuos veiksmus, kad sukurtumėte aparatinės įrangos dizainą, pvzample ir bandymo stendas:

1. „Intel Quartus Prime Pro Edition“ spustelėkite File ➤ Naujo projekto vedlys, kad sukurtumėte naują Quartus Prime projektą, arba File ➤ Atidarykite projektą, kad atidarytumėte esamą Quartus Prime projektą. Vedlys paragins nurodyti įrenginį.
2. IP kataloge suraskite ir pasirinkite 25G Ethernet Intel FPGA IP, skirtą Agilex. Pasirodo langas Naujas IP variantas.
3. Nurodykite savo IP varianto aukščiausio lygio pavadinimą ir spustelėkite Gerai. Parametrų rengyklė prideda aukščiausio lygio .ip file automatiškai į dabartinį projektą. Jei būsite paraginti rankiniu būdu pridėti .ip file prie projekto spustelėkite Projektas ➤ Pridėti / pašalinti Files projekte, kad pridėtumėte file.
4. „Intel Quartus Prime Pro Edition“ programinėje įrangoje turite pasirinkti konkretų „Intel Agilex“ įrenginį lauke „Įrenginys“ arba palikti numatytąjį įrenginį, kurį siūlo „Intel Quartus Prime“ programinė įranga.
   Pastaba: Techninės įrangos dizainas, pvzample perrašo pasirinkimą su įrenginiu tikslinėje plokštėje. Nurodykite tikslinę plokštę iš dizaino meniu, pvzampparinktys Exampskirtuką Dizainas.
5. Spustelėkite Gerai. Pasirodo parametrų rengyklė.
6. Skirtuke IP nurodykite savo IP pagrindinio varianto parametrus.
7. Ant Exampskirtukas Dizainas, pvzample Dizainas Files, pasirinkite parinktį Modeliavimas, kad sukurtumėte bandymų stendą, ir pasirinkite parinktį Sintezė, kad sukurtumėte aparatinės įrangos dizainą, pvz.ample. Tik Verilog HDL files generuojami.
   Pastaba: Funkcionalus VHDL IP branduolys nepasiekiamas. Nurodykite tik Verilog HDL savo IP pagrindiniam dizainui, pvzample.
8. „Target Development Kit“ pasirinkite „Agilex I-series Transceiver-SoC Dev Kit“.
9. Spustelėkite Sukurti egzample Dizaino mygtukas. Pasirinkite ExampPasirodo langas Design Directory.
10. Jei norite modifikuoti dizainą, pvzample katalogo kelias arba pavadinimas iš rodomų numatytųjų nustatymų (alt_e25_f_0_example_design), eikite į naują kelią ir įveskite naują dizainą, pvzample katalogo pavadinimas (ample_dir>).
11. Spustelėkite Gerai.

1.2.1. Dizainas Pvzample Parameters
2 lentelė. Parametrai, esantys Example Design Tab

Parametras	Aprašymas
Example Dizainas	Galimas pvzampIP parametrų nustatymų dizainas. Tik vieno kanalo, pvzample dizainas palaikomas šiam IP.
Example Dizainas Files	The files generuoti skirtingam kūrimo etapui. • Simuliacija – generuoja būtiną files imituojant buvampdizainas. • Sintezė – sukuria sintezę files. Naudokite šiuos files sudaryti dizainą „Intel Quartus Prime Pro Edition“ programinėje įrangoje, skirtą aparatūros testavimui ir atlikti statinę laiko analizę.
Generuoti File Formatas	RTL formatas files modeliavimui – Verilog.
Pasirinkite lentą	Palaikoma techninė įranga dizaino įgyvendinimui. Kai pasirenkate Intel FPGA kūrimo plokštę, naudokite įrenginį AGIB027R31B1E2VRO kaip tikslinį įrenginį projektuojant pvz.ample karta. „Agilex I“ serijos siųstuvo-imtuvo-SoC kūrėjo rinkinys: ši parinktis leidžia išbandyti dizainą, pvz.ample pasirinktame Intel FPGA IP kūrimo rinkinyje. Ši parinktis automatiškai pasirenka AGIB027R31B1E2VRO tikslinį įrenginį. Jei plokštės versija yra kitokia, galite pakeisti tikslinį įrenginį. Nėra: Ši parinktis neapima dizaino techninės įrangos aspektų, pvzample.

1.3. Plytelių generavimas Files

Palaikymo logikos generavimas yra išankstinės sintezės veiksmas, naudojamas su plytelėmis susijusioms formoms generuoti files reikalingas modeliavimui ir techninės įrangos projektavimui. Plytelių generavimas reikalingas visiems
F-plytelių dizaino modeliavimas. Šį veiksmą turite atlikti prieš modeliavimą.

1. Komandų eilutėje eikite į aplanką compilation_test_design, esantį savo buvusiojeampdizainas: CD /compilation_test_design.
2. Vykdykite šią komandą: quartus_tlg alt_eth_25g

1.4. F-tile 25G Ethernet Intel FPGA IP dizaino modeliavimas 
Example Testbench
Galite sudaryti ir imituoti dizainą paleisdami modeliavimo scenarijų iš komandų eilutės.

1. Komandinėje eilutėje pakeiskite testbench imituojantį darbo katalogą: cdample_dir>/ex_25g/sim.
2. Paleiskite IP sąrankos simuliaciją:ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

3 lentelė. Bandymo stendo modeliavimo veiksmai

Simuliatorius	Instrukcijos
VCS*	Komandinėje eilutėje įveskite sh run_vcs.sh
QuestaSim*	Komandinėje eilutėje įveskite vsim -do run_vsim.do -logfile vsim.log Jei norite imituoti nepakeldami QuestaSim GUI, įveskite vsim -c -do run_vsim.do -logfile vsim.log
Kadencija - Xcelium*	Komandinėje eilutėje įveskite sh run_xcelium.sh

Sėkmingas modeliavimas baigiasi tokiu pranešimu:
Simuliacija praėjo. arba Testbench baigtas.
Sėkmingai baigę, galite analizuoti rezultatus.
1.5. Kompiliavimas ir konfigūravimas dizaino Example aparatinėje įrangoje
25G Ethernet Intel FPGA IP pagrindinių parametrų rengyklė leidžia kompiliuoti ir konfigūruoti dizaino example apie tikslinį kūrimo rinkinį.

Norėdami sudaryti ir sukonfigūruoti dizainą, pvzampJei naudojate aparatinę įrangą, atlikite šiuos veiksmus:

1. Paleiskite „Intel Quartus Prime Pro Edition“ programinę įrangą ir pasirinkite Apdorojimas ➤ Pradėti kompiliavimą, kad sukurtumėte dizainą.
2. Sukūrę SRAM objektą file .sof, atlikite šiuos veiksmus, kad užprogramuotumėte aparatinės įrangos dizainą, pvzamp„Intel Agilex“ įrenginyje:
   a. Meniu Įrankiai spustelėkite Programuotojas.
   b. Programuotoje spustelėkite Aparatūros sąranka.
   c. Pasirinkite programavimo įrenginį.
   d. Pasirinkite ir pridėkite „Intel Agilex“ plokštę prie „Intel Quartus Prime Pro Edition“ sesijos.
   e. Įsitikinkite, kad režimas nustatytas į JTAG.
   f. Pasirinkite Intel Agilex įrenginį ir spustelėkite Pridėti įrenginį. Rodomas programuotojas
   jungčių tarp jūsų plokštės įrenginių blokinė schema.
   g. Eilėje su .sof pažymėkite .sof laukelį.
   h. Pažymėkite langelį stulpelyje Programa/Konfigūruoti.
   i. Spustelėkite Pradėti.

1.6. F-tile 25G Ethernet „Intel FPGA IP Hardware Design Ex“ testavimasample
Sukūrę F-tile 25G Ethernet Intel FPGA IP branduolio dizainą, pvzample ir sukonfigūruoti jį savo Intel Agilex įrenginyje, galite naudoti sistemos konsolę IP branduoliui programuoti.
Norėdami įjungti sistemos konsolę ir išbandyti aparatinės įrangos dizainą, pvzample, atlikite šiuos veiksmus:

1. „Intel Quartus Prime Pro Edition“ programinėje įrangoje pasirinkite Įrankiai ➤ Sistema
   Derinimo įrankiai ➤ Sistemos konsolė, kad paleistumėte sistemos konsolę.
2. Tcl konsolės srityje įveskite cd hwtest, kad pakeistumėte katalogą į / hardware_test_design/hwtest.
3. Įveskite source main.tcl, kad atidarytumėte ryšį su JTAG meistras.

Vykdykite bandymo procedūrą, pateiktą dizaino skyriuje Aparatūros testavimas, pvzample ir stebėkite testo rezultatus sistemos konsolėje.

F-tile 25G Ethernet dizainas Example skirta „Intel Agilex“ įrenginiams

F-tile 25G Ethernet dizainas, pvzample demonstruoja eterneto sprendimą Intel Agilex įrenginiams, naudojantiems 25G Ethernet Intel FPGA IP branduolį.
Sukurkite dizainą, pvzample iš buvusioample 25G Ethernet Intel FPGA IP parametrų rengyklės skirtukas Dizainas. Taip pat galite pasirinkti sukurti dizainą su arba be jo
„Reed-Solomon Forward Error Correction“ (RS-FEC) funkcija.
2.1. Savybės

• Palaiko vieną Ethernet kanalą, veikiantį 25G.
• Sukuria dizainą, pvzample su RS-FEC funkcija.
• Pateikiamas bandymų stendas ir modeliavimo scenarijus.
• Instantiuoja F-Tile Reference ir System PLL Clocks Intel FPGA IP pagal IP konfigūraciją.

2.2. Aparatinės ir programinės įrangos reikalavimai
„Intel“ naudoja šią aparatinę ir programinę įrangą, kad išbandytų dizainą, pvzample Linux sistemoje:

• „Intel Quartus Prime Pro Edition“ programinė įranga.
• Siemens* EDA QuestaSim, Synopsys* VCS ir Cadence Xcelium simuliatorius.
• „Intel Agilex I-series Transceiver-SoC“ kūrimo rinkinys (AGIB027R31B1E2VRO), skirtas aparatūros testavimui.

2.3. Funkcinis aprašymas
F-tile 25G Ethernet dizainas, pvzample susideda iš MAC+PCS+PMA šerdies varianto. Toliau pateiktose blokinėse diagramose rodomi MAC+PCS+PMA pagrindinio varianto projektiniai komponentai ir aukščiausio lygio signalai F-tile 25G Ethernet projekte, pvz.ample.
5 pav. Blokinė diagrama – „F-tile 25G Ethernet Design Example (MAC+PCS+PMA pagrindinis variantas)

2.3.1. Dizaino komponentai
4 lentelė. Dizaino komponentai

Komponentas	Aprašymas
F-tile 25G Ethernet Intel FPGA IP	Susideda iš MAC, PCS ir siųstuvo imtuvo PHY su tokia konfigūracija: • Pagrindinis variantas: MAC+PCS+PMA • Įjungti srauto valdymą: neprivaloma • Įgalinti nuorodos gedimų generavimą: neprivaloma • Įgalinti preambulės perdavimą: neprivaloma • Įgalinti statistikos rinkimą: neprivaloma • Įgalinti MAC statistikos skaitiklius: neprivaloma • Atskaitos laikrodžio dažnis: 156.25 Dėl dizaino, pvzampsu RS-FEC funkcija, sukonfigūruojamas šis papildomas parametras: • Įgalinti RS-FEC: neprivaloma
F-plytelių nuoroda ir sistemos PLL laikrodžiai Intel FPGA IP	F-tile Reference ir System PLL Clocks Intel FPGA IP parametrų rengyklės nustatymai atitinka F-tile 25G Ethernet Intel FPGA IP reikalavimus. Jei sukursite dizainą, pvzample naudoti Sukurti Example Dizainas mygtuku IP parametrų rengyklėje, IP momentinis adresas automatiškai sukuriamas. Jei kuriate savo dizainą, pvzample, turite rankiniu būdu sukurti šį IP ir prijungti visus įvesties / išvesties prievadus. Norėdami gauti informacijos apie šį IP, žr „F-Tile Architecture“ ir „PMA“ bei „FEC Direct“ PHY IP vartotojo vadovas.
Kliento logika	Susideda iš: • Srauto generatorius, generuojantis srautinius paketus į 25G Ethernet Intel FPGA IP branduolį, kad būtų galima perduoti. • Eismo monitorius, kuris stebi serijinius paketus, gaunamus iš 25G Ethernet Intel FPGA IP branduolio.
Šaltinis ir zondas	Šaltinio ir zondo signalai, įskaitant sistemos atstatymo įvesties signalą, kurį galite naudoti derindami.

Susijusi informacija
„F-Tile Architecture“ ir „PMA“ bei „FEC Direct“ PHY IP vartotojo vadovas

Modeliavimas

Bandymo stendas siunčia srautą per IP šerdį, naudodamas IP šerdies perdavimo ir priėmimo puses.
2.4.1. Bandymo stendas
6 pav. F-tile 25G Ethernet Intel FPGA IP Design Example Simulation Testbench

5 lentelė. Bandymo stendo komponentai

Komponentas	Aprašymas
Bandomas įrenginys (DUT)	25G Ethernet Intel FPGA IP branduolys.
Ethernet paketų generatorius ir paketų monitorius	• Paketų generatorius generuoja kadrus ir perduoda juos DUT. • Paketų monitorius stebi TX ir RX duomenų kelius ir rodo kadrus simuliatoriaus konsolėje.
F-plytelių nuoroda ir sistemos PLL laikrodžiai Intel FPGA IP	Generuoja siųstuvo-imtuvo ir sistemos PLL atskaitos laikrodžius.

2.4.2. Modeliavimo dizainas Pvzample Komponentai
6 lentelė. F-tile 25G Ethernet dizainas Pvzample Testbench File Aprašymai

File Vardas	Aprašymas
Bandymo stendas ir modeliavimas Files
basic_avl_tb_top.v	Aukščiausio lygio bandymų stendas file. Bandymo stendas sukuria DUT, atlieka „Avalon®“ atminties susietą konfigūraciją projektavimo komponentams ir kliento logikai, siunčia ir priima paketus į 25G Ethernet Intel FPGA IP arba iš jo.
Testbench scenarijai
tęsėsi…

File Vardas	Aprašymas
run_vsim.do	ModelSim scenarijus bandymų stendui paleisti.
run_vcs.sh	Synopsys VCS scenarijus, skirtas paleisti bandymo stendą.
run_xcelium.sh	„Cadence Xcelium“ scenarijus, skirtas paleisti bandymų stendą.

2.4.3. Bandomasis atvejis
Modeliavimo bandymo atvejis atlieka šiuos veiksmus:

1. Atkuria F-tile 25G Ethernet Intel FPGA IP ir F-Tile Reference ir System PLL Clocks Intel FPGA IP.
2. Laukiama, kol nusistos RX laikrodis ir PHY būsenos signalas.
3. Spausdina PHY būseną.
4. Siunčia ir gauna 10 galiojančių duomenų.
5. Analizuoja rezultatus. Sėkmingas bandymų stendas rodo „Testbench complete.“.

Šie sampišvestis rodo sėkmingą modeliavimo bandomąjį paleidimą:

Kompiliacija

Vykdykite procedūrą, pateiktą skyriuje „Design Ex“ kompiliavimas ir konfigūravimasample in Aparatūra, skirta kompiliuoti ir konfigūruoti dizainą, pvzample pasirinktoje aparatinėje įrangoje.
Galite įvertinti išteklių panaudojimą ir Fmax naudodami tik kompiliavimo dizainą, pvzample. Savo dizainą galite sudaryti naudodami komandą Pradėti kompiliavimą
„Intel Quartus Prime Pro Edition“ programinės įrangos apdorojimo meniu. Sėkmingas kompiliavimas sugeneruoja kompiliavimo ataskaitos santrauką.
Daugiau informacijos ieškokite „Intel Quartus Prime Pro Edition“ vartotojo vadovo dalyje „Design Compilation“.
Susijusi informacija

• Kompiliavimas ir konfigūravimas dizaino Exampaparatūra 7 puslapyje
• Dizaino kompiliavimas Intel Quartus Prime Pro Edition vartotojo vadove

2.6. Techninės įrangos testavimas
Aparatūros projekte, pvzample, galite užprogramuoti IP šerdį vidiniu nuosekliuoju atgalinio ryšio režimu ir generuoti srautą perdavimo pusėje, kuri grįžta atgal per priėmimo pusę.
Vykdykite procedūrą pateiktoje susijusios informacijos nuorodoje, kad išbandytumėte dizainą, pvzample pasirinktoje aparatinėje įrangoje.
Susijusi informacija
F-tile 25G Ethernet „Intel FPGA IP Hardware Design Ex“ testavimasamp8 puslapyje
2.6.1. Bandymo procedūra
Atlikite šiuos veiksmus, kad išbandytumėte dizainą, pvzampaparatinė įranga:

1. Prieš atlikdami šio dizaino aparatinės įrangos testavimą, pvzample, turite iš naujo nustatyti sistemą:
   a. Spustelėkite Įrankiai ➤ Sistemos šaltinių ir zondų redagavimo įrankis, skirtas numatytajam šaltinio ir tyrimo GUI.
   b. Perjunkite sistemos atstatymo signalą (Šaltinis [3:0]) iš 7 į 8, kad pritaikytumėte atstatymus, ir grąžinkite sistemos atstatymo signalą į 7, kad sistema būtų paleista iš naujo nustatymo būsenos.
   c. Stebėkite zondo signalus ir įsitikinkite, kad būsena galioja.
2. Sistemos konsolėje eikite į aplanką hwtest ir paleiskite komandą: source main.tcl, kad pasirinktumėte JTAG meistras. Pagal numatytuosius nustatymus pirmasis JTAG meistras ant JTAG grandinė pasirinkta. Norėdami pasirinkti JTAG Master Intel Agilex įrenginiams, paleiskite šią komandą: set_jtag <number of appropriate JTAG meistras>. Pvzample: set_jtag 1.
3. Sistemos konsolėje paleiskite šias komandas, kad pradėtumėte nuosekliosios kilpos testą:

7 lentelė. Komandų parametrai

Parametras	Aprašymas	Example Naudojimas
chkphy_status	Rodo laikrodžio dažnius ir PHY užrakto būseną.	% chkphy_status 0 # Patikrinkite 0 nuorodos būseną
chkmac_stats	Rodo reikšmes MAC statistikos skaitikliuose.	% chkmac_stats 0 # Tikrina 0 nuorodos mac statistikos skaitiklį
clear_all_stats	Išvalo IP pagrindinės statistikos skaitiklius.	% clear_all_stats 0 # Išvalo 0 nuorodos statistikos skaitiklį
start_gen	Paleidžia paketų generatorių.	% start_gen 0 # Pradėkite paketų generavimą nuo 0 nuorodos
stop_gen	Sustabdo paketų generatorių.	% stop_gen 0 # Sustabdyti paketų generavimą nuorodoje 0
loop_on	Įjungia vidinį nuoseklųjį atgalinį ryšį.	% loop_on 0 # Įjunkite vidinį atgalinį ryšį 0 nuorodoje
kilpa_išjungta	Išjungia vidinį nuoseklųjį atgalinį ryšį.	% loop_off 0 # Išjungti vidinį atgalinį ryšį 0 nuorodoje
reg_skaityti	Grąžina IP pagrindinio registro reikšmę .	% reg_read 0x402 # Skaityti IP CSR registrą 402 nuorodos 0 adresu
reg_write	Rašo į IP pagrindinį registrą adresu .	% reg_write 0x401 0x1 # Įrašykite 0x1 į IP CSR nubrėžimų registrą 401 nuorodos 0 adresu

a. Įveskite loop_on kad įjungtumėte vidinį nuoseklųjį atgalinio ryšio režimą.
b. Įveskite chkphy_status norėdami patikrinti PHY būseną. TXCLK, RXCLK ir RX būsenos vertės turi būti tokios pačios, kaip parodyta toliau, kad būtų užtikrinta stabili nuoroda:

c. Įveskite clear_all_stats TX ir RX statistikos registrams išvalyti.
d. Įveskite start_gen pradėti paketų generavimą.
e. Įveskite stop_gen sustabdyti paketų generavimą.
f. Įveskite chkmac_stats norėdami nuskaityti TX ir RX statistikos skaitiklius. Įsitikinti, kad:
i. Perduoti paketų kadrai atitinka gautus paketų kadrus.
ii. Negaunama jokių klaidų kadrų.
g. Įveskite loop_off kad išjungtumėte vidinį nuoseklųjį atgalinį ryšį.
7 pav. Sample Test Output – TX ir RX statistikos skaitikliai

„F-tile 25G Ethernet FPGA IP Design Ex.“ dokumento peržiūros istorijaample Vartotojo vadovas

Dokumento versija	Intel Quartus Prime versija	IP versija	Pakeitimai
2022.10.14	22.3	1.0.0	Pradinis išleidimas.

Intel korporacija. Visos teisės saugomos. „Intel“, „Intel“ logotipas ir kiti „Intel“ ženklai yra „Intel Corporation“ arba jos dukterinių įmonių prekių ženklai. „Intel“ garantuoja savo FPGA ir puslaidininkinių produktų veikimą pagal dabartines specifikacijas pagal standartinę „Intel“ garantiją, tačiau pasilieka teisę bet kuriuo metu be įspėjimo keisti bet kokius gaminius ir paslaugas. „Intel“ neprisiima jokios atsakomybės ar įsipareigojimų, kylančių dėl bet kokios čia aprašytos informacijos, produkto ar paslaugos taikymo ar naudojimo, išskyrus atvejus, kai „Intel“ aiškiai sutiko raštu. „Intel“ klientams patariama įsigyti naujausią įrenginio specifikacijų versiją prieš pasikliaujant bet kokia paskelbta informacija ir prieš užsakant produktus ar paslaugas. *Kiti pavadinimai ir prekės ženklai gali būti laikomi kitų nuosavybe.
ISO
9001:2015
Registruotas

Internetinė versija
Siųsti Atsiliepimus
ID: 750200
Versija: 2022.10.14

Dokumentai / Ištekliai

intel F-Tile 25G Ethernet FPGA IP dizainas Example [pdfVartotojo vadovas F-Tile 25G Ethernet FPGA IP dizainas Example, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Design Example, IP dizainas ExampLt, 750200

Nuorodos

• Vartotojo vadovas