F-Tile Interlaken Intel FPGA IP Design Example

Quick Start Guide

F-Tile Interlaken Intel® FPGA IP өзөгү симуляциялык тестирлөө менен камсыз кылат. Аппараттык дизайн эксampкомпиляцияны жана аппараттык тестирлөөнү колдогон le Intel Quartus® Prime Pro Edition программалык камсыздоонун 21.4 версиясында жеткиликтүү болот. Сиз дизайн эксample, параметр редактору автоматтык түрдө түзөт fileмоделдөө, компиляция жана дизайнды сыноо үчүн зарыл.
Testbench жана дизайн эксample F-плиткалары үчүн NRZ жана PAM4 режимин колдойт. F-Tile Interlaken Intel FPGA IP өзөгү эски дизайнды түзөтampтилкелердин санынын жана маалымат ылдамдыгынын төмөнкү колдоого алынган айкалыштары үчүн.

IP колдоого алынган тилкелердин саны жана маалымат ылдамдыгы
Төмөнкү комбинациялар Intel Quartus Prime Pro Edition программалык камсыздоонун 21.3 версиясында колдоого алынат. Бардык башка комбинациялар Intel Quartus Prime Pro Edition келечектеги версиясында колдоого алынат.

Жолдордун саны	Lane Rate (Gbps)
	6.25	10.3125	12.5	25.78125	53.125
4	Ооба	–	Ооба	Ооба	–
6	–	–	–	Ооба	Ооба
8	–	–	Ооба	Ооба	–
10	–	–	Ооба	Ооба	–
12	–	Ооба	Ооба	Ооба	–

Сүрөт 1. Дизайнды иштеп чыгуу кадамдары Example

Эскертүү: Аппараттык камсыздоону түзүү жана тестирлөө Intel Quartus Prime Pro Edition программалык камсыздоонун 21.4 версиясында жеткиликтүү болот.
F-Tile Interlaken Intel FPGA IP негизги дизайн эксample төмөнкү функцияларды колдойт:

• Ички TXдан RX сериялык артка кайтаруу режими
• Белгиленген өлчөмдөгү пакеттерди автоматтык түрдө жаратат
• Пакетти текшерүүнүн негизги мүмкүнчүлүктөрү
• Кайра сыноо максатында дизайнды баштапкы абалга келтирүү үчүн Системанын консолун колдонуу мүмкүнчүлүгү

Сүрөт 2. Жогорку деңгээлдеги блок диаграммасы

Тиешелүү маалымат

• F-Tile Interlaken Intel FPGA IP Колдонуучу колдонмосу
• F-Tile Interlaken Intel FPGA IP Release Notes

Аппараттык жана программалык камсыздоого талаптар

Мурун сыноо үчүнampдизайн үчүн, төмөнкү аппараттык жана программалык камсыздоону колдонуңуз:

• Intel Quartus Prime Pro Edition программалык камсыздоо версиясы 21.3
• Системалык консол
• Колдоого алынган симулятор:
  • Синопсис* VCS*
  • Synopsys VCS MX
  • Siemens* EDA ModelSim* SE же Questa*

Эскертүү:  Дизайн үчүн аппараттык колдоо эксample Intel Quartus Prime Pro Edition программалык камсыздоонун 21.4 версиясында жеткиликтүү болот.

Дизайнды түзүү

3-сүрөт. Процедура

Дизайн экс түзүү үчүн бул кадамдарды аткарыңызample and testbench:

1. Intel Quartus Prime Pro Edition программасында чыкылдатыңыз File ➤ Жаңы Intel Quartus Prime долбоорун түзүү үчүн New Project Wizard же чыкылдатыңыз File ➤ Учурдагы Intel Quartus Prime долбоорун ачуу үчүн Долбоорду ачыңыз. Устат сизден аспапты көрсөтүүнү сунуштайт.
2. Agilex үй-бүлөсүн көрсөтүңүз жана дизайныңыз үчүн F-Tile менен түзмөктү тандаңыз.
3. IP каталогунан F-Tile Interlaken Intel FPGA IP дарегин таап, эки жолу чыкылдатыңыз. Жаңы IP Variant терезеси пайда болот.
4. Жогорку деңгээлдеги ысымды көрсөтүңүз сиздин жеке IP вариацияңыз үчүн. Параметрлердин редактору IP вариация орнотууларын а ичинде сактайт file аталган .ip.
5. OK басыңыз. Параметр редактору пайда болот.

Сүрөт 4. Мисample Design Tab

6. IP өтмөгүндө IP негизги вариацияңыздын параметрлерин көрсөтүңүз.
7. Example Дизайн өтмөгүнөн, тесттик столду түзүү үчүн Simulation опциясын тандаңыз.
Эскертүү: Синтез опциясы жабдык үчүнample дизайн, ал Intel Quartus Prime Pro Edition программалык камсыздоонун 21.4 версиясында жеткиликтүү болот.
8. Түзүлгөн HDL форматы үчүн Verilog да, VHDL да опциясы бар.
9. Түзүү дегенди басыңызample Design. Select Example Design Directory терезеси пайда болот.
10. Эгер дизайн экс өзгөртүүнү кааласаңызampКөрсөтүлгөн демейкилерден каталогдун жолу же аталышы (ilk_f_0_example_design), жаңы жолду карап чыгып, жаңы дизайн эксample каталог аты.
11. ОК баскычын чыкылдатыңыз.

Эскертүү: F-Tile Interlaken Intel FPGA IP дизайнында эксample, SystemPLL автоматтык түрдө түзүлөт жана F-Tile Interlaken Intel FPGA IP өзөгүнө туташтырылат. Дизайндагы SystemPLL иерархия жолуample бул:

example_design.test_env_inst.test_dut.dut.pll

Дизайндагы SystemPLL мурункуample Transceiver сыяктуу эле 156.26 МГц маалымдама саатын бөлүшөт.

Каталог структурасы

F-Tile Interlaken Intel FPGA IP өзөгү төмөнкүлөрдү жаратат fileдизайн үчүн sampле:
5-сүрөт. Каталогдун структурасы

Таблица 2. Аппараттык дизайн Example File Сүрөттөмөлөр
Булар fileлар ичиндеample_installation_dir>/ilk_f_0_example_design каталогу.

File Аты-жөнү	Description
example_design.qpf	Intel Quartus Prime долбоору file.
example_design.qsf	Intel Quartus Prime долбоорунун орнотуулары file
example_design.sdc jtag_timing_template.sdc	Synopsys Дизайн чектөөсү file. Өзүңүздүн дизайныңыз үчүн көчүрүп, өзгөртө аласыз.
sysconsole_testbench.tcl	Негизги file Системанын консолуна кирүү үчүн

Эскертүү: Дизайн үчүн аппараттык колдоо эксample Intel Quartus Prime Pro Edition программалык камсыздоонун 21.4 версиясында жеткиликтүү болот.

Таблица 3. Testbench File Description

Бул file ичинде туратample_installation_dir>/ilk_f_0_example_design/ example_design/rtl каталогу.

File аты	Description
top_tb.sv	Жогорку деңгээлдеги тесттик стол file.

Таблица 4. Testbench скрипттери

Булар fileлар ичиндеample_installation_dir>/ilk_f_0_example_design/ example_design/testbench каталогу

File аты	Description
run_vcs.sh	Testbench иштетүү үчүн Synopsys VCS скрипти.
run_vcsmx.sh	Testbench иштетүү үчүн Synopsys VCS MX скрипти.
run_mentor.tcl	Testbench иштетүү үчүн Siemens EDA ModelSim SE же Questa скрипти.

Дизайнды имитациялоо Example Testbench

Сүрөт 6. Процедура

Тестирлөө үчүн бул кадамдарды аткарыңыз:

1. Буйрук тилкесинде, testbench симуляция каталогуна өтүңүз. Каталог жолу болуп саналатample_installation_dir>/example_design/ testbench.
2. Сиз тандаган колдоого алынган симулятор үчүн симуляция скриптин иштетиңиз. Скрипт симулятордо тестирлөө системасын түзөт жана иштетет. Скриптиңиз симуляция аяктагандан кийин SOP жана EOP эсептери дал келерин текшериши керек.

Таблица 5. Симуляцияны иштетүү үчүн кадамдар

Симулятор	Instructions
VCS	Буйрук сабында териңиз:   sh run_vcs.sh
VCS MX	Буйрук сабында териңиз:   sh run_vcsmx.sh
ModelSim SE же Questa	Буйрук сабында териңиз:   vsim -do run_mentor.tcl Эгер сиз ModelSim GUIди ачпай эле окшоштургуңуз келсе, териңиз:   vsim -c -do run_mentor.tcl

3. Натыйжаларды талдаңыз. Ийгиликтүү симуляция пакеттерди жөнөтөт жана кабыл алат, жана "Тест ӨТҮЛДҮ" көрсөтөт.

Дизайн эксample төмөнкү тапшырмаларды аткарат:

• F-Tile Interlaken Intel FPGA IP өзөгүн ишке киргизет.
• PHY статусун басып чыгарат.
• Метафреманын синхрондоштуруусун (SYNC_LOCK) жана сөздүн (блоктун) чектерин (WORD_LOCK) текшерет.
• Жеке тилкелер кулпуланып, тегизделгенче күтөт.
• Пакеттерди өткөрүп баштайт.
• Пакет статистикасын текшерет:
  • CRC24 каталары
  • SOPs
  • EOPs

Төмөнкү сample чыгарылышы ийгиликтүү симуляциялык сыноону көрсөтөт:

Дизайнды түзүү Example

1. мурдагысын камсыз кылууample дизайн түзүү аяктады.
2. Intel Quartus Prime Pro Edition программасында Intel Quartus Prime долбоорун ачыңызample_installation_dir>/example_design.qpf>.
3. Иштетүү менюсунда Компиляцияны баштоону басыңыз.

Дизайн Example Description

Дизайн эксample Interlaken IP ядросунун функцияларын көрсөтөт.

Дизайн Example Components

мурдагыample дизайн система жана PLL маалымдама сааттарын жана керектүү дизайн компоненттерин бириктирет. Эксample дизайн IP өзөгүн ички кайра артка кайтаруу режиминде конфигурациялайт жана IP негизги TX колдонуучу маалыматтарын өткөрүү интерфейсинде пакеттерди жаратат. IP өзөгү бул пакеттерди трансивер аркылуу ички артка кайтаруу жолуна жөнөтөт.
IP негизги ресивер пакеттерди кайра цикл жолунда кабыл алгандан кийин, Interlaken пакеттерин иштеп чыгат жана аларды RX колдонуучу маалыматтарын өткөрүү интерфейсине өткөрүп берет. Эксample design кабыл алынган жана берилген пакеттердин дал келээрин текшерет.
F-Tile Interlaken Intel IP дизайн эксample төмөнкү компоненттерди камтыйт:

1. F-Tile Interlaken Intel FPGA IP өзөгү
2. Пакет генератору жана пакет текшергич
3. F-Tile Reference жана System PLL сааттары Intel FPGA IP өзөгү

Интерфейс сигналдары

Таблица 6. Дизайн Example Interface Signals

Порт аты	Багыт	Туурасы (бит)	Description
mgmt_clk	Киргизүү	1	Системалык саат киргизүү. Сааттын жыштыгы 100 МГц болушу керек.
pll_ref_clk	Киргизүү	1	Transceiver маалымдама сааты. RX CDR PLLди айдайт.
rx_pin	Киргизүү	Жолдордун саны	Алуучу SERDES маалымат пин.
tx_pin	Чыгуу	Жолдордун саны	SERDES маалымат пинин өткөрүп берүү.
rx_pin_n(1)	Киргизүү	Жолдордун саны	Алуучу SERDES маалымат пин.
tx_pin_n(1)	Чыгуу	Жолдордун саны	SERDES маалымат пинин өткөрүп берүү.
mac_clk_pll_ref	Киргизүү	1	Бул сигнал PLL тарабынан башкарылууга тийиш жана pll_ref_clk башкарган ошол эле саат булагын колдонушу керек. Бул сигнал PAM4 режиминдеги түзмөктүн вариацияларында гана жеткиликтүү.
usr_pb_reset_n	Киргизүү	1	Тутумду баштапкы абалга келтирүү.

(1) PAM4 варианттарында гана жеткиликтүү.

Intel корпорациясы. Бардык укуктар корголгон. Intel, Intel логотиби жана башка Intel белгилери Intel корпорациясынын же анын туунду компанияларынын соода белгилери болуп саналат. Intel өзүнүн FPGA жана жарым өткөргүч өнүмдөрүн Intelдин стандарттык гарантиясына ылайык учурдагы спецификацияларга кепилдик берет, бирок каалаган убакта эскертүүсүз каалаган өнүмгө жана кызматтарга өзгөртүү киргизүү укугун өзүнө калтырат. Intel бул жерде сүрөттөлгөн кандайдыр бир маалыматты, продуктуну же кызматты колдонуудан же колдонуудан келип чыккан эч кандай жоопкерчиликти же жоопкерчиликти өзүнө албайт, Intel тарабынан жазуу жүзүндө ачык макулдашылгандан башка учурларда. Intel кардарларына жарыяланган маалыматка таянардан мурун жана өнүмдөр же кызматтарга буйрутма берүүдөн мурун түзмөктүн спецификацияларынын акыркы версиясын алуу сунушталат.
*Башка ысымдар жана бренддер башкалардын менчиги катары талап кылынышы мүмкүн.

Каттоо картасы

Эскертүү:

• Дизайн Example реестрдин дареги 0x20** менен башталат, ал эми Interlaken IP негизги реестринин дареги 0x10** менен башталат.
• F-тайлдын PHY реестринин дареги 0x30** менен башталат, ал эми F-тилей FEC реестринин дареги 0x40** менен башталат. FEC реестри PAM4 режиминде гана жеткиликтүү.
• Кирүү коду: RO — окуу гана, жана RW — окуу/жазуу.
• Системанын консолу эски дизайнды окуйтample каттайт жана экрандагы тесттин абалын кабарлайт.

Таблица 7. Дизайн Example Register Map

Оффсет	аты	Мүмкүнчүлүк	Description
8'h00	Резервге коюлган
8'h01	Резервге коюлган
8'h02	Системанын PLL баштапкы абалга келтирилиши	RO	Төмөнкү биттер системанын PLL баштапкы абалга келтирүү өтүнүчүн жана иштетүү маанисин көрсөтөт: • Бит [0] – sys_pll_rst_req • Бит [1] – sys_pll_rst_en
8'h03	RX тилкеси тегизделген	RO	RX тилкесин тууралоону көрсөтөт.
8'h04	WORD кулпуланган	RO	[NUM_LANES–1:0] – Сөздүн (блоктун) чектерин аныктоо.
8'h05	Синхрондоштуруу кулпуланган	RO	[NUM_LANES–1:0] – Metaframe синхрондоштуруу.
8'h06 - 8'h09	CRC32 ката саны	RO	CRC32 ката санын көрсөтөт.
8'h0A	CRC24 ката саны	RO	CRC24 ката санын көрсөтөт.
8'h0B	Толуп/Ашып кетүү сигналы	RO	Төмөнкү биттер көрсөтүп турат: • Бит [3] – TX төмөн сигнал • Бит [2] – TX ашыкча сигнал • Бит [1] – RX ашыкча сигнал
8'h0C	SOP саны	RO	SOP санын көрсөтөт.
8'h0D	EOP саны	RO	EOP санын көрсөтөт
8'h0E	Ката саны	RO	Төмөнкү каталардын санын көрсөтөт: • Жолдун тегиздигин жоготуу • Мыйзамсыз башкаруу сөзү • Мыйзамсыз рамка үлгүсү • SOP же EOP көрсөткүчү жок
8'h0F	send_data_mm_clk	RW	Генератор сигналын иштетүү үчүн 1ден битке [0] чейин жазыңыз.
8'h10	Текшерүүчү ката		Текшерүүчү катаны көрсөтөт. (SOP маалымат катасы, Канал номери катасы жана PLD маалымат катасы)
8'h11	Системанын PLL кулпусу	RO	Бит [0] PLL кулпусунун көрсөткүчүн көрсөтөт.
8'h14	TX SOP саны	RO	Пакет генератору тарабынан түзүлгөн SOP санын көрсөтөт.
8'h15	TX EOP саны	RO	Пакет генератору тарабынан түзүлгөн EOP санын көрсөтөт.
8'h16	Үзгүлтүксүз пакет	RW	Үзгүлтүксүз пакетти иштетүү үчүн 1ден битке [0] чейин жазыңыз.
уланды…

Оффсет	аты	Мүмкүнчүлүк	Description
8'h39	ECC ката саны	RO	ECC каталарынын санын көрсөтөт.
8'h40	ECC ката санын оңдоду	RO	Оңдолгон ECC каталарынын санын көрсөтөт.
8'h50	tile_tx_rst_n	WO	Мозаика TX үчүн SRC абалына кайтарылды.
8'h51	tile_rx_rst_n	WO	RX үчүн SRC үчүн плитканы баштапкы абалга келтирүү.
8'h52	tile_tx_rst_ack_n	RO	Мозаиканы баштапкы абалга келтирүүнү SRC for TX ырастады.
8'h53	tile_rx_rst_ack_n	RO	RX үчүн SRC тарабынан плитканы баштапкы абалга келтирүүнү ырастоо.

Калыбына келтирүү

F-Tile Interlaken Intel FPGA IP өзөгүндө сиз баштапкы абалга келтирүүнү баштайсыз (reset_n=0) жана IP өзөгү баштапкы абалга келтирүү ырастоосун кайтарганга чейин кармап турасыз (reset_ack_n=0). Калыбына келтирүү алынып салынгандан кийин (reset_n=1), баштапкы абалга келтирүүнү ырастоо баштапкы абалына кайтып келет
(reset_ack_n=1). Дизайн боюнча эксample, rst_ack_sticky реестри баштапкы абалга келтирүүнү ырастоо ырастоосун кармап турат жана андан кийин баштапкы абалга келтирүүнү алып салууга түрткү берет (reset_n=1). Сиз дизайн муктаждыктарына туура келген альтернативдүү ыкмаларды колдоно аласыз.

Маанилүү: Ички сериялык артка кайтаруу талап кылынган ар кандай сценарийде, сиз F-плиткасынын TX жана RX'ин белгилүү бир тартипте өзүнчө чыгарышыңыз керек. Көбүрөөк маалымат алуу үчүн система консолунун скриптине кайрылыңыз.

Figure 7. NRZ режиминде ырааттуулукту калыбына келтирүү

PAM8 режиминде 4-сүрөт

F-Tile Interlaken Intel FPGA IP Design Example User Guide Archives

Эгерде IP негизги версия тизмеде жок болсо, мурунку IP негизги версиясы үчүн колдонуучу колдонмосу колдонулат.

Intel Quartus Prime Version	IP негизги версиясы	Колдонуучунун колдонмосу
21.2	2.0.0	F-Tile Interlaken Intel FPGA IP Design Example User Guide

F-Tile Interlaken Intel FPGA IP Дизайн Ex. Документти кайра карап чыгуу тарыхыample User Guide

Документтин версиясы	Intel Quartus Prime Version	IP Version	Өзгөрүүлөр
2021.10.04	21.3	3.0.0	• Жаңы тилкелердин тарифтеринин айкалышы үчүн колдоо кошулду. Көбүрөөк маалымат алуу үчүн, караңыз Таблица: IP тарабынан колдоого алынган тилкелердин саны жана маалымат ылдамдыгы. • Бөлүмдөгү колдоого алынган симулятор тизмеси жаңырды: Аппараттык жана программалык камсыздоого талаптар. • Бөлүмгө жаңы баштапкы абалга келтирүү регистрлери кошулду: Каттоо картасы.
2021.06.21	21.2	2.0.0	Алгачкы чыгаруу.

Документтер / Ресурстар

intel F-Tile Interlaken Intel FPGA IP Design Example [pdf] Колдонуучунун колдонмосу F-Tile Interlaken Intel FPGA IP Design Example, F-Tile, Interlaken Intel FPGA IP Design Example, Intel FPGA IP Design Example, IP Design Example, Design Example

Шилтемелер

• User Manual