FPGA IP
Дизайн Example User Guide
F-Tile 25G Ethernet Intel®
Intel® Quartus® үчүн жаңыртылган
Prime Design Suite: 22.3
IP версиясы: 1.0.0

Quick Start Guide

F-tile 25G Ethernet Intel FPGA IP Intel Agilex™ түзмөктөрү үчүн эски дизайнды түзүү мүмкүнчүлүгүн камсыз кылат.ampтандалган конфигурациялар үчүн.
Сүрөт 1. Дизайн Example Use

Каталог структурасы

Сүрөт 2. 25G Ethernet Intel FPGA IP Дизайн Example Directory структурасы

• симуляция files (симуляция үчүн гана тест) жайгашканample_dir>/example_testbench.
• Компиляцияга гана арналган дизайн эксampле жайгашканample_dir>/ compilation_test_design.
• Аппараттык конфигурация жана сыноо files (дизайн мурункуampле ин аппаратура) жайгашканample_dir>/hardware_test_design.

Таблица 1. Каталог жана File Сүрөттөмөлөр

File Аты-жөнү	Description
eth_ex_25g.qpf	Intel Quartus® Prime долбоору file.
eth_ex_25g.qsf	Intel Quartus Prime долбоорунун орнотуулары file.
eth_ex_25g.sdc	Synopsys Дизайн чектөөлөрү file. Сиз муну көчүрүп, өзгөртө аласыз file өзүңүздүн 25GbE Intel FPGA IP негизги дизайныңыз үчүн.
eth_ex_25g.v	Жогорку деңгээлдеги Verilog HDL дизайн эксample file. Бир каналдуу дизайн Verilog колдонот file.
жалпы/	Аппараттык дизайн эксample колдоо files.
hwtest/main.tcl	Негизги file Системанын консолуна кирүү үчүн.

Дизайнды түзүү Example

4-сүрөт. ExampF-тайл 25G Ethernet Intel FPGA IP Параметр редакторундагы Дизайн өтмөгү

Аппараттык дизайнды түзүү үчүн бул кадамдарды аткарыңызample and testbench:

1. Intel Quartus Prime Pro Edition, чыкылдатыңыз File ➤ New Project Wizard жаңы Quartus Prime долбоорун түзүү үчүн, же File ➤ Учурдагы Quartus Prime долбоорун ачуу үчүн Долбоорду ачыңыз. Устат сизден аспапты көрсөтүүнү сунуштайт.
2. IP каталогунан Agilex үчүн 25G Ethernet Intel FPGA IP таап, тандаңыз. Жаңы IP Variation терезеси пайда болот.
3. IP вариацияңыз үчүн жогорку деңгээлдеги атын көрсөтүңүз жана OK басыңыз. Параметр редактору жогорку деңгээлдеги .ipди кошот file учурдагы долбоорго автоматтык түрдө. Эгер сизден .ip кол менен кошуу сунушталса file долбоорго, Долбоор ➤ Кошуу/Өчүрүү дегенди басыңыз Fileкошуу үчүн Долбоордо с file.
4. Intel Quartus Prime Pro Edition программасында сиз Түзмөк талаасында белгилүү бир Intel Agilex түзмөгүн тандашыңыз керек же Intel Quartus Prime программасы сунуштаган демейки түзмөктү сакташыңыз керек.
   Эскертүү: Аппараттык дизайн эксample максаттуу тактадагы аппарат менен тандоонун үстүнөн жазат. Сиз дизайн экс менюсунан максаттуу тактаны белгилейсизample параметрлери Example Дизайн өтмөгү.
5. OK басыңыз. Параметр редактору пайда болот.
6. IP өтмөгүндө IP негизги вариацияңыздын параметрлерин көрсөтүңүз.
7. Экс боюнчаample Дизайн өтмөгү, мисалыample Design Files, тесттик столду түзүү үчүн Simulation опциясын тандаңыз жана аппараттык дизайнды түзүү үчүн Синтез опциясын тандаңыз.ample. Бир гана Verilog HDL fileлар түзүлөт.
   Эскертүү: Функционалдуу VHDL IP өзөгү жеткиликтүү эмес. IP негизги дизайныңыз үчүн Verilog HDL гана көрсөтүңүзample.
8. Максаттуу өнүктүрүү комплекти үчүн Agilex I сериясындагы Transceiver-SoC Dev Kitти тандаңыз
9. Ex Generate дегенди басыңызample Дизайн баскычы. Select Example Design Directory терезеси пайда болот.
10. Эгерде сиз дизайнды өзгөрткүңүз келсе, мурункуampКөрсөтүлгөн демейкилерден каталогдун жолу же аталышы (alt_e25_f_0_example_design), жаңы жолду карап чыгып, жаңы дизайн эксampкаталогдун аты (ample_dir>).
11. OK басыңыз.

1.2.1. Дизайн Example Параметрлер
Таблица 2. Параметрлер Example Design Tab

Параметр	Description
Example Design	Жеткиликтүү эксampIP параметр орнотуулары үчүн дизайн. Бир гана канал мурункуample дизайн бул IP үчүн колдоого алынат.
Example Design Files	The fileар кандай өнүгүү фазалары үчүн түзүү. • Симуляция — зарыл болгонду жаратат files мурункуну имитациялоо үчүнample дизайн. • Синтез — синтезди жаратат fileс. Буларды колдонуңуз files аппараттык тестирлөө үчүн Intel Quartus Prime Pro Edition программасында дизайнды түзүү жана статикалык убакыт анализин жүргүзүү.
Түзүү File Формат	RTL форматы files симуляция үчүн — Verilog.
Башкарманы тандаңыз	Дизайнды ишке ашыруу үчүн колдоого алынган жабдык. Сиз Intel FPGA иштеп чыгуу тактасын тандаганда, AGIB027R31B1E2VRO түзмөгүн мурунку дизайн үчүн Максаттуу түзмөк катары колдонуңуз.ample муун. Agilex I-series Transceiver-SoC Dev Kit: Бул параметр сизге экс дизайнды сынап көрүүгө мүмкүндүк беретample тандалган Intel FPGA IP иштеп чыгуу комплектинде. Бул параметр автоматтык түрдө AGIB027R31B1E2VRO максаттуу түзмөгүн тандайт. Сиздин башкармалык кайра карап чыгуу башка түзмөк классы бар болсо, сиз максаттуу аппаратты өзгөртө аласыз. Эч бири: Бул параметр долбоорлоонун аппараттык аспектилерин жокко чыгаратample.

1.3. Плитканы түзүү Files

Колдоо-Логикалык Generation плиткалар менен байланышкан түзүү үчүн колдонулган алдын ала синтез кадам болуп саналат fileсимуляция жана аппараттык долбоорлоо үчүн зарыл. плитканы түзүү баарына талап кылынат
F-плиткасына негизделген дизайн симуляциялары. Бул кадамды симуляциядан мурун бүтүрүшүңүз керек.

1. Буйрук тилкесинде мурунку досуңуздагы compilation_test_design папкасына өтүңүзampдизайн: CD /compilation_test_design.
2. Төмөнкү буйрукту иштетиңиз: quartus_tlg alt_eth_25g

1.4. F-тайл 25G Ethernet Intel FPGA IP Дизайнын симуляциялоо 
Example Testbench
Сиз буйрук сабынан симуляция скриптин иштетүү менен дизайнды компиляциялап, окшоштурсаңыз болот.

1. Буйрук тилкесинде, testbench симуляциялоочу жумушчу каталогун өзгөртүңүз: cdample_dir>/ex_25g/sim.
2. IP орнотуу симуляциясын иштетиңиз:ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

Таблица 3. Testbenchти окшоштуруунун кадамдары

Симулятор	Instructions
VCS*	Буйрук сабында sh run_vcs.sh деп териңиз
QuestaSim*	Буйрук сабында vsim -do run_vsim.do -log деп териңизfile vsim.log Эгерде сиз QuestaSim GUIди чыгарбай эле окшоштурууну кааласаңыз, vsim -c -do run_vsim.do -log деп териңиз.file vsim.log
Cadence -Xcelium*	Буйрук сабында sh run_xcelium.sh териңиз

Ийгиликтүү симуляция төмөнкү билдирүү менен аяктайт:
Симуляция өттү. же Testbench аяктады.
Ийгиликтүү аяктагандан кийин, жыйынтыгын талдай аласыз.
1.5. Дизайнды түзүү жана конфигурациялоо Example in Аппараттык
25G Ethernet Intel FPGA IP негизги параметр редактору мурунку дизайнды компиляциялоого жана конфигурациялоого мүмкүндүк беретampмаксаттуу өнүктүрүү комплектинде.

Дизайнды түзүү жана конфигурациялоо үчүнampаппараттык камсыздоодо, бул кадамдарды аткарыңыз:

1. Intel Quartus Prime Pro Edition программасын ишке киргизиңиз жана дизайнды компиляциялоо үчүн Процессия ➤ Компиляцияны баштоону тандаңыз.
2. SRAM объектисин жараткандан кийин file .sof, аппараттык дизайнды программалоо үчүн бул кадамдарды аткарыңызampIntel Agilex түзмөгүндө:
   а. Куралдар менюсунан Программист чыкылдатыңыз.
   б. Программистте, Hardware Setup чыкылдатыңыз.
   в. Программалоочу түзүлүштү тандаңыз.
   г. Intel Agilex тактасын тандап, Intel Quartus Prime Pro Edition сеансына кошуңуз.
   д. Mode J деп коюлганын текшериңизTAG.
   f. Intel Agilex түзмөгүн тандап, Түзмөк кошуу чыкылдатыңыз. Программист көрсөтөт
   тактаңыздагы түзмөктөрдүн ортосундагы байланыштардын блок диаграммасы.
   г. Сиздин .sof менен катарда .sof үчүн кутучаны белгилеңиз.
   ч. Программа/Конфигурация тилкесиндеги кутучаны белгилеңиз.
   и. Start Click.

1.6. F-тилей 25G Ethernet Intel FPGA IP аппараттык дизайнын текшерүү Example
F-тайл 25G Ethernet Intel FPGA IP негизги дизайнын компиляциялагандан кийин, эксample жана аны Intel Agilex түзмөгүңүздө конфигурацияласаңыз, IP өзөгүн программалоо үчүн Системалык Консолду колдоно аласыз.
Системанын консолун күйгүзүү жана жабдык дизайнын сынап көрүү үчүнample, бул кадамдарды аткарыңыз:

1. Intel Quartus Prime Pro Edition программасында Tools ➤ System тандаңыз
   Мүчүлүштүктөрдү оңдоо куралдары ➤ Системанын консолун ишке киргизүү үчүн.
2. Tcl Console панелинде каталогду / hardware_test_design/hwtest кылып өзгөртүү үчүн cd hwtest териңиз.
3. J менен туташууну ачуу үчүн булак main.tcl териңизTAG агай.

Дизайндын Аппараттык тестирлөө бөлүмүндөгү сыноо процедурасын аткарыңызample жана Системанын консолунда сыноо натыйжаларына көз салыңыз.

F-тайл 25G Ethernet Дизайн Example Intel Agilex түзмөктөрү үчүн

F-тайл 25G Ethernet дизайны мурункуample 25G Ethernet Intel FPGA IP өзөгүн колдонуу менен Intel Agilex түзмөктөрү үчүн Ethernet чечимин көрсөтөт.
Дизайнды жаратыңызample from Example 25G Ethernet Intel FPGA IP параметр редакторунун Дизайн өтмөгү. Сиз ошондой эле дизайнды түзүүнү тандай аласыз
Reed-Solomon Forward Error Correction (RS-FEC) өзгөчөлүгү.
2.1. Өзгөчөлүктөрү

• 25Gде иштеген жалгыз Ethernet каналын колдойт.
• Дизайнды жаратат эксampRS-FEC өзгөчөлүгү менен.
• Testbench жана симуляция сценарийин камсыз кылат.
• F-Tile Reference жана System PLL сааттарын IP конфигурациясынын негизинде Intel FPGA IP инстанциялайт.

2.2. Аппараттык жана программалык камсыздоого талаптар
Дизайнды текшерүү үчүн Intel төмөнкү аппараттык жана программалык камсыздоону колдонотampLinux системасында:

• Intel Quartus Prime Pro Edition программасы.
• Siemens* EDA QuestaSim, Synopsys* VCS жана Cadence Xcelium симулятору.
• Аппараттык камсыздоону сыноо үчүн Intel Agilex I-серия Transceiver-SoC Development Kit (AGIB027R31B1E2VRO).

2.3. Функционалдык сүрөттөмө
F-тайл 25G Ethernet дизайны мурункуample MAC+PCS+PMA негизги вариантынан турат. Төмөнкү блок диаграммалар F-tile 25G Ethernet дизайнындагы MAC+PCS+PMA негизги вариантынын дизайн компоненттерин жана жогорку деңгээлдеги сигналдарын көрсөтөт.ample.
5-сүрөт. Блок диаграммасы—F-тайл 25G Ethernet Дизайн Example (MAC+PCS+PMA негизги варианты)

2.3.1. Дизайн компоненттери
Таблица 4. Дизайн компоненттери

Компонент	Description
F-тайл 25G Ethernet Intel FPGA IP	Төмөнкү конфигурациялуу MAC, PCS жана Transceiver PHYден турат: • Негизги Variant: MAC+PCS+PMA • Агымды башкарууну иштетүү: Кошумча • Шилтеменин катасын жаратууну иштетүү: Кошумча • Преамбула аркылуу өтүүнү иштетүү: Кошумча • Статистика чогултууну иштетүү: Кошумча • MAC статистикалык эсептегичтерин иштетүү: Кошумча • Маалымдама саат жыштыгы: 156.25 Дизайн үчүн эксampRS-FEC өзгөчөлүгү менен төмөнкү кошумча параметр конфигурацияланган: • RS-FEC иштетүү: Кошумча
F-Tile Reference жана System PLL сааттары Intel FPGA IP	F-Tile Reference жана System PLL Clocks Intel FPGA IP параметр редакторунун жөндөөлөрү F-tile 25G Ethernet Intel FPGA IP талаптарына шайкеш келет. Эгерде сиз дизайн эксampле колдонуу Эксample Design IP параметр редакторундагы баскычты бассаңыз, IP автоматтык түрдө түзүлөт. Эгерде сиз өзүңүздүн дизайныңызды эксample, сиз бул IPди кол менен жасап, бардык киргизүү/чыгаруу портторун туташтырыңыз. Бул IP жөнүндө маалымат алуу үчүн, карагыла F-Tile Architecture жана PMA жана FEC Түз PHY IP Колдонуучунун колдонмосу.
Кардар логикасы	Төмөнкүлөрдөн турат: • Берүү үчүн 25G Ethernet Intel FPGA IP өзөгүнө жарылуу пакеттерин жаратуучу трафик генератору. • 25G Ethernet Intel FPGA IP өзөгүнөн келген жарылуу пакеттерин көзөмөлдөгөн трафик монитору.
Булак жана иликтөө	Мүчүлүштүктөрдү оңдоо үчүн колдоно ала турган булак жана текшерүү сигналдары, анын ичинде системаны баштапкы абалга келтирүү киргизүү сигналы.

Тиешелүү маалымат
F-Tile Architecture жана PMA жана FEC Түз PHY IP Колдонуучунун колдонмосу

Симуляция

Testbench IP өзөгү аркылуу трафикти жөнөтөт, IP ядросунун берүү жана кабыл алуу тарабын жүзөгө ашырат.
2.4.1. Сыноочу стол
Сүрөт 6. F-тилей 25G Ethernet Intel FPGA IP Дизайнынын блок диаграммасы.ample Simulation Testbench

Таблица 5. Testbench компоненттери

Компонент	Description
Түзмөк сыналууда (DUT)	25G Ethernet Intel FPGA IP өзөгү.
Ethernet пакет генератору жана пакет монитору	• Пакет генератору фреймдерди жаратат жана DUTге өткөрүп берет. • Пакет Монитор TX жана RX маалымат жолдорун көзөмөлдөйт жана симулятор консолунда кадрларды көрсөтөт.
F-Tile Reference жана System PLL сааттары Intel FPGA IP	Трансиверди жана системанын PLL шилтеме сааттарын жаратат.

2.4.2. Симуляциялык дизайн Example Components
Таблица 6. F-тайл 25G Ethernet Дизайн Example Testbench File Сүрөттөмөлөр

File аты	Description
Testbench жана симуляция Files
basic_avl_tb_top.v	Жогорку деңгээлдеги тесттик стол file. Testbench DUTди ишке киргизет, дизайн компоненттери жана кардар логикасы боюнча Avalon® эс тутумуна орнотулган конфигурацияны аткарат жана пакетти 25G Ethernet Intel FPGA IPге же андан жөнөтөт жана кабыл алат.
Testbench скрипттери
уланды…

File аты	Description
run_vsim.do	Testbench иштетүү үчүн ModelSim сценарийи.
run_vcs.sh	Testbench иштетүү үчүн Synopsys VCS скрипти.
run_xcelium.sh	Testbench иштетүү үчүн Cadence Xcelium скрипти.

2.4.3. Сыноо иши
Симуляциялык тест иши төмөнкү аракеттерди аткарат:

1. F-tile 25G Ethernet Intel FPGA IP жана F-Tile Reference жана System PLL сааттары Intel FPGA IP инстанциялары.
2. RX сааты жана PHY статус сигналы жөнгө салынышын күтөт.
3. PHY статусун басып чыгарат.
4. 10 жарактуу маалыматтарды жөнөтөт жана алат.
5. Натыйжаларды талдайт. Ийгиликтүү testbench "Testbench бүттү." дегенди көрсөтөт.

Төмөнкү сample чыгарылышы ийгиликтүү симуляциялык сыноону көрсөтөт:

Компиляция

Дизайнды түзүү жана конфигурациялоодогу процедураны аткарыңыз ExampДизайнды компиляциялоо жана конфигурациялоо үчүн Аппараттык леample тандалган жабдыкта.
Сиз компиляцияга гана арналган дизайндын жардамы менен ресурстун колдонулушун жана Fмаксты баалай аласызample. Сиз өзүңүздүн дизайныңызды түзүүнү баштоо буйругун колдонуп түзө аласыз
Intel Quartus Prime Pro Edition программасындагы иштетүү менюсу. Ийгиликтүү компиляция компиляция отчетунун корутундусун түзөт.
Көбүрөөк маалымат алуу үчүн, Intel Quartus Prime Pro Edition Колдонуучу колдонмосундагы Дизайн компиляциясын караңыз.
Тиешелүү маалымат

• Дизайнды түзүү жана конфигурациялоо Example 7-беттеги Аппараттык камсыздоо
• Дизайн компиляциясы Intel Quartus Prime Pro Edition Колдонуучу колдонмосу

2.6. Аппараттык тестирлөө
Аппараттык дизайнда эксample, сиз IP өзөгүн ички сериялык кайра артка кайтаруу режиминде программалай аласыз жана кабыл алуу тарабы аркылуу кайра айлануучу өткөрүү тарабында трафикти түзө аласыз.
Дизайнды сынап көрүү үчүн берилген тиешелүү маалымат шилтемесиндеги процедураны аткарыңызample тандалган жабдыкта.
Тиешелүү маалымат
F-тилей 25G Ethernet Intel FPGA IP аппараттык дизайнын текшерүү Examp8 -бетте
2.6.1. Тест тартиби
Дизайнды текшерүү үчүн бул кадамдарды аткарыңызampаппараттык камсыздоодо:

1. Бул дизайн үчүн аппараттык тестирлөөдөн мурунample, сиз системаны баштапкы абалга келтиришиңиз керек:
   а. Демейки Source жана Probe GUI үчүн Tools ➤ In-System Sources & Probes Editor куралын басыңыз.
   б. Баштапкы абалга келтирүүлөрдү колдонуу үчүн системаны баштапкы абалга келтирүү сигналын (Булак[3:0]) 7ден 8ге которуңуз жана системаны баштапкы абалга келтирүү абалынан бошотуу үчүн системаны кайра орнотуу сигналын кайра 7ге кайтарыңыз.
   в. Зонд сигналдарын көзөмөлдөп, статустун жарактуу экенин текшериңиз.
2. Тутум консолунда hwtest папкасына өтүп, J тандоо үчүн: source main.tcl буйругун аткарыңыз.TAG агай. Демейки боюнча, биринчи ЖTAG боюнча мастер ЖTAG чынжыр тандалган. Ж тандоо үчүнTAG Intel Agilex түзмөктөрү үчүн мастер, бул буйрукту аткарыңыз: set_jtag <number of appropriate JTAG мастер>. Мисample: set_jtag 1.
3. Сериялык цикл сынагын баштоо үчүн система консолунда төмөнкү буйруктарды аткарыңыз:

Таблица 7. Команданын параметрлери

Параметр	Description	Example Use
chkphy_status	Сааттын жыштыктарын жана PHY кулпусунун абалын көрсөтөт.	% chkphy_status 0 # 0 шилтемесинин абалын текшерүү
chkmac_stats	MAC статистикалык эсептегичтериндеги маанилерди көрсөтөт.	% chkmac_stats 0 # 0 шилтемесинин mac статистикалык эсептегичти текшерет
бардык_статтарды_тазалоо	IP негизги статистика эсептегичтерин тазалайт.	% clear_all_stats 0 # 0 шилтемесинин статистикалык эсептегичтерин тазалайт
start_gen	Пакет генераторун иштетет.	% start_gen 0 # 0 шилтемесинде пакеттерди түзүү башталат
stop_gen	Пакет генераторун токтотот.	% stop_gen 0 # 0 шилтемесинде пакеттердин жаралышын токтотуу
loop_on	Ички сериялык циклди күйгүзөт.	% loop_on 0 # 0 шилтемесинде ички кайра кайтарууну күйгүзүңүз
loop_off	Ички сериялык циклди өчүрөт.	% loop_off 0 # 0 шилтемесинде ички кайра кайтарууну өчүрүү
reg_read	IP негизги реестр маанисин кайтарат .	% reg_read 0x402 # 402 шилтемесинин 0 дареги боюнча IP CSR реестрин оку
reg_write	жазат дареги боюнча IP негизги реестрине .	% reg_write 0x401 0x1 # 0-шилтеменин 1-дареги боюнча IP CSR скретч регистрине 401x0 жазыңыз

а. loop_on деп териңиз ички сериялык цикл режимин күйгүзүү үчүн.
б. chkphy_status териңиз PHY абалын текшерүү үчүн. TXCLK, RXCLK жана RX статусу туруктуу шилтеме үчүн төмөндө көрсөтүлгөн бирдей мааниге ээ болушу керек:

в. clear_all_stats териңиз TX жана RX статистикалык регистрлерин тазалоо үчүн.
г. start_gen териңиз пакетти түзүү баштоо үчүн.
д. stop_gen териңиз пакеттерди чыгарууну токтотуу.
f. chkmac_stats териңиз TX жана RX статистикалык эсептегичтерин окуу үчүн. Төмөнкүлөрдү текшериңиз:
и. Берилген пакет жээкчелери кабыл алынган пакет рамкаларына дал келет.
ii. Ката алкактары алынган жок.
г. loop_off деп териңиз ички сериялык циклди өчүрүү үчүн.
7-сүрөт. Sample Test Output — TX жана RX статистикалык эсептегичтери

Document Review History for F-tile 25G Ethernet FPGA IP Design Example User Guide

Документтин версиясы	Intel Quartus Prime Version	IP Version	Өзгөрүүлөр
2022.10.14	22.3	1.0.0	Алгачкы чыгаруу.

Intel корпорациясы. Бардык укуктар корголгон. Intel, Intel логотиби жана башка Intel белгилери Intel корпорациясынын же анын туунду компанияларынын соода белгилери болуп саналат. Intel өзүнүн FPGA жана жарым өткөргүч өнүмдөрүн Intelдин стандарттык гарантиясына ылайык учурдагы спецификацияларга ылайык аткарууга кепилдик берет, бирок эскертүүсүз каалаган убакта каалаган өнүмгө жана кызматтарга өзгөртүү киргизүү укугун өзүнө калтырат. Intel бул жерде сүрөттөлгөн кандайдыр бир маалыматты, продуктуну же кызматты колдонуудан же колдонуудан келип чыккан эч кандай жоопкерчиликти же жоопкерчиликти өзүнө албайт, Intel тарабынан жазуу жүзүндө ачык макулдашылгандан башка учурларда. Intel кардарларына жарыяланган маалыматка ишенүүдөн мурун жана өнүмдөр же кызматтарга буйрутма берүүдөн мурун түзмөктүн спецификацияларынын акыркы версиясын алуу сунушталат. *Башка ысымдар жана бренддер башкалардын менчиги катары талап кылынышы мүмкүн.
ISO
9001:2015
Катталган

Online котормосу
Пикир жөнөтүү
ID: 750200
Версия: 2022.10.14

Документтер / Ресурстар

intel F-Tile 25G Ethernet FPGA IP Дизайн Example [pdf] Колдонуучунун колдонмосу F-Tile 25G Ethernet FPGA IP Дизайн Example, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Дизайн Эксample, IP Design Exampле, 750200

Шилтемелер

• User Manual