DisplayPort Agilex F-Tile FPGA IP Design Example
Felhasználói kézikönyv
Frissítve az Intel® Quartus® Prime Design Suite számára: 21.4
IP-verzió: 21.0.0

DisplayPort Intel FPGA IP Design Example Gyors üzembe helyezési útmutató

A DisplayPort Intel® FPGA IP kialakítás plampAz Intel Agilex™ F-csempékhez készült eszközök szimuláló tesztpaddal és olyan hardvertervvel rendelkeznek, amely támogatja a fordítást és a hardvertesztet.
A DisplayPort Intel FPGA IP a következő kialakítást kínálja, plamples:

• DisplayPort SST párhuzamos visszacsatolás pixelóra-helyreállító (PCR) modul nélkül statikus sebességgel

Amikor létrehoz egy tervezést, plample, a paraméterszerkesztő automatikusan létrehozza a files szükséges a tervezés szimulálásához, fordításához és hardveres teszteléséhez.
Jegyzet: Az Intel Quartus® Prime 21.4 szoftververzió csak a Preliminary Design Ext támogatjaample szimulációs, szintézis, összeállítás és időzítés elemzési célokra. A hardver működése nincs teljesen ellenőrizve.
1. ábra Fejlesztés Stages

Kapcsolódó információk

• DisplayPort Intel FPGA IP felhasználói útmutató
• Áttérés az Intel Quartus Prime Pro Edition verzióra

1.1. Címtárszerkezet
2. ábra: Címtárstruktúra

1. táblázat Tervezés plample Alkatrészek

Mappák	Files
rtl/core	dp_core.ip
	dp_rx.ip
	dp_tx.ip
rtl/rx_phy	dp_gxb_rx/ ((DP PMA UX építőelem)
	dp_rx_data_fifo.ip
	rx_top_phy.sv
rtl/tx_phy	dp_gxb_rx/ ((DP PMA UX építőelem)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Hardver- és szoftverkövetelmények
Az Intel a következő hardvert és szoftvert használja a tervezés teszteléséhez, plample:
Hardver

• Intel Agilex I-Series fejlesztőkészlet

Szoftver

• Intel Quartus Prime
• Synopsys* VCL szimulátor

1.3. A terv létrehozása
Használja a DisplayPort Intel FPGA IP paraméterszerkesztőt az Intel Quartus Prime szoftverben a terv létrehozásához, plample.
3. ábra Tervezési folyamat létrehozása

1. Válassza az Eszközök ➤ IP-katalógus lehetőséget, és válassza ki az Intel Agilex F-csempét céleszközcsaládként.
   Megjegyzés: A design plample csak az Intel Agilex F-tile eszközöket támogatja.
2. Az IP-katalógusban keresse meg és kattintson duplán a DisplayPort Intel FPGA IP elemre. Megjelenik az Új IP-változat ablak.
3. Adjon meg egy legfelső szintű nevet az egyéni IP-változatnak. A paraméterszerkesztő elmenti az IP-változat beállításait a file nevezett .ip.
4. Kiválaszthat egy adott Intel Agilex F-tile eszközt az Eszköz mezőben, vagy megtarthatja az alapértelmezett Intel Quartus Prime szoftvereszközt.
5. Kattintson az OK gombra. Megjelenik a paraméterszerkesztő.
6. Állítsa be a kívánt paramétereket mind a TX, mind az RX számára
7. A tervezésről plamplapon válassza a DisplayPort SST Parallel Loopback PCR nélkül lehetőséget.
8. Válassza a Szimuláció lehetőséget a tesztpad létrehozásához, és válassza a Szintézis lehetőséget a hardverterv (plample. A terv létrehozásához legalább egyet ki kell választania ezek közül a lehetőségek közülample files. Ha mindkettőt választja, a generálási idő hosszabb.
9. Kattintson az Ex generálása elemreample Design.

1.4. A tervezés szimulációja
A DisplayPort Intel FPGA IP design plampA le testbench egy soros visszahurkolást szimulál egy TX példányról egy RX példányra. Egy belső videomintázat-generátor modul hajtja meg a DisplayPort TX példányt, az RX-példány videokimenete pedig a tesztpad CRC-ellenőrzőihez csatlakozik.
4. ábra. Tervezési szimulációs folyamat

1. Lépjen a Synopsys szimulátor mappába, és válassza a VCS lehetőséget.
2. Futtassa a szimulációs szkriptet.
   Forrás vcs_sim.sh
3. A szkript végrehajtja a Quartus TLG-t, lefordítja és futtatja a tesztpadot a szimulátorban.
4. Elemezze az eredményt.
   A sikeres szimuláció a Source és Sink SRC összehasonlításával zárul.

1.5. A tervezés összeállítása és szimulációja
5. ábra A tervezés összeállítása és szimulációja

Demonstrációs teszt összeállítása és futtatása a hardveren, plamptervezésénél kövesse az alábbi lépéseket:

1. Győződjön meg arról, hogy a hardver plampA tervezési generáció befejeződött.
2. Indítsa el az Intel Quartus Prime Pro Edition szoftvert, és nyissa meg /quartus/agi_dp_demo.qpf.
3. Kattintson a Feldolgozás ➤ Fordítás indítása elemre.
4. Várja meg, amíg az összeállítás befejeződik.

Jegyzet: A design plample nem ellenőrzi funkcionálisan az előzetes tervezéstample a hardverről ebben a Quartus kiadásban.
Kapcsolódó információk
Intel Agilex I-Series FPGA fejlesztőkészlet felhasználói kézikönyv

1.6. DisplayPort Intel FPGA IP Design Example Paraméterek
2. táblázat: DisplayPort Intel FPGA IP Design Example Paraméterek Intel Agilex F-csempés eszközhöz

Paraméter	Érték	Leírás
Rendelkezésre álló kivitel plample
Válassza a Tervezés lehetőséget	• Egyik sem • DisplayPort SST párhuzamos Loopback PCR nélkül	Válassza ki a tervezést plample kell generálni. • Nincs: Nincs tervezés plample elérhető az aktuális paraméter kiválasztásához • DisplayPort SST Parallel Loopback PCR nélkül: Ez a kivitel plampLe szemlélteti a párhuzamos visszahurkolást a DisplayPort nyelőből a DisplayPort forrásba Pixel Clock Recovery (PCR) modul nélkül, amikor bekapcsolja a Video Input Image Port paramétert.
Tervezés plample Files
Szimuláció	Be, ki	Kapcsolja be ezt az opciót a szükséges generálásához files a szimulációs próbapadhoz.
Szintézis	Be, ki	Kapcsolja be ezt az opciót a szükséges generálásához files az Intel Quartus Prime összeállításához és hardvertervezéséhez.
Generált HDL formátum
Generál File Formátum	Verilog, VHDL	Válassza ki a kívánt HDL formátumot a generált tervhez, plample filekészlet. Jegyzet: Ez az opció csak a generált legfelső szintű IP formátumát határozza meg files. Minden más files (pl. plample próbapadok és legfelső szint files hardverbemutatóhoz) Verilog HDL formátumban vannak.
Target Development Kit
Válassza a Tábla lehetőséget	• Nincs fejlesztőkészlet • Intel Agilex I-Series Fejlesztőkészlet	Válassza ki a táblát a megcélzott tervezéshez, plample. • Nincs Fejlesztőkészlet: Ez az opció kizárja a tervezés összes hardveres vonatkozását, plample. Az IP mag az összes érintkező hozzárendelését virtuális lábakra állítja be. • Intel Agilex I-Series FPGA fejlesztői készlet: Ez az opció automatikusan kiválasztja a projekt céleszközét, hogy megfeleljen a fejlesztőkészletben található eszköznek. Módosíthatja a céleszközt a Céleszköz módosítása paraméterrel, ha az alaplap verziója más eszközváltozattal rendelkezik. Az IP-mag a fejlesztőkészletnek megfelelően beállítja az összes tű-hozzárendelést. Jegyzet: Előzetes tervezés plampEbben a Quartus-kiadásban a le nincs működési ellenőrzése hardveren. • Egyedi fejlesztőkészlet: Ez az opció lehetővé teszi a tervezést plampLe kell tesztelni egy harmadik féltől származó fejlesztőkészleten Intel FPGA-val. Előfordulhat, hogy saját magának kell beállítania a tű-hozzárendeléseket.
	Cél eszköz
Céleszköz módosítása	Be, ki	Kapcsolja be ezt az opciót, és válassza ki a kívánt eszközváltozatot a fejlesztőkészlethez.

Parallel Loopback Design Examples

A DisplayPort Intel FPGA IP design plamppárhuzamos visszahurkolást mutat be a DisplayPort RX példányról a DisplayPort TX példányra Pixel Clock Recovery (PCR) modul nélkül, statikus sebességgel.
3. táblázat: DisplayPort Intel FPGA IP Design Example az Intel Agilex F-tile Device számára

Tervezés plample	Kijelölés	Adatsebesség	Csatorna mód	Loopback típus
DisplayPort SST párhuzamos loopback PCR nélkül	DisplayPort SST	HBR3	Simplex	Párhuzamos PCR nélkül

2.1. Intel Agilex F-csempés DisplayPort SST Parallel Loopback tervezési jellemzők
Az SST párhuzamos visszahurkolt kialakítás plampA bemutatók bemutatják egyetlen videofolyam átvitelét a DisplayPort-nyelőből a DisplayPort-forrásba Pixel Clock Recovery (PCR) nélkül, statikus sebességgel.

6. ábra: Intel Agilex F-tile DisplayPort SST párhuzamos hurok visszacsatolása PCR nélkül

• Ebben a változatban a DisplayPort forrás TX_SUPPORT_IM_ENABLE paramétere be van kapcsolva, és a videokép-interfész használatos.
• A DisplayPort-nyelő fogadja a video- és/vagy audioadatfolyamot külső videoforrásról, például GPU-ról, és dekódolja azt párhuzamos videointerfészre.
• A DisplayPort nyelő videó kimenete közvetlenül meghajtja a DisplayPort forrás videó interfészt, és a DisplayPort fő hivatkozásra kódol, mielőtt továbbítaná a monitorra.
• Az IOPLL mind a DisplayPort-nyelőt, mind a forrás videoórákat rögzített frekvencián hajtja meg.
• Ha a DisplayPort nyelő és a forrás MAX_LINK_RATE paramétere HBR3-ra, a PIXELS_PER_CLOCK pedig Quad-ra van konfigurálva, a videoóra 300 MHz-en fut, hogy támogassa a 8Kp30 pixelsebességet (1188/4 = 297 MHz).

2.2. Órajel séma
Az órajelezési séma a DisplayPort Intel FPGA IP kialakításának óratartományait szemlélteti, plample.
7. ábra: Intel Agilex F-csempés DisplayPort adó-vevő órajelezési séma

4. táblázat: Órajelek

Óra diagramon	Leírás
SysPLL refclk	F-csempés rendszer PLL referencia órajel, amely bármilyen órajel frekvencia lehet, amely osztható System PLL-lel az adott kimeneti frekvenciához. Ebben a kivitelben plample, system_pll_clk_link és rx/tx refclk_link ugyanazt a SysPLL refclk-et osztja meg, amely 150 MHz. Ennek egy szabadon futó órának kell lennie, amelyet egy dedikált adó-vevő referencia óratűről kell csatlakoztatni a Reference and System PLL Clocks IP bemeneti óraportjához, mielőtt a megfelelő kimeneti portot csatlakoztatná a DisplayPort Phy Tophoz.
system_pll_clk_link	A minimális System PLL kimeneti frekvencia az összes DisplayPort sebesség támogatásához 320 MHz. Ez a design plampA le 900 Mhz-es (legmagasabb) kimeneti frekvenciát használ, így a SysPLL refclk megosztható az rx/tx refclk_link-kel, amely 150 MHz.
rx_cdr_refclk_link/tx_pll_refclk_link	Rx CDR és Tx PLL Link refclk, amely 150 MHz-re rögzített, hogy támogassa az összes DisplayPort adatsebességet.
rx_ls_clkout/tx A clkout	DisplayPort Link sebesség Óra és óra között DisplayPort IP mag. Az adatsebességnek megfelelő frekvencia osztva párhuzamos adatszélességgel. Example: Frekvencia = adatsebesség/adatszélesség = 8.1 G (HBR3) / 40 bit = 202.5 ​​Mhz

2.3. Szimulációs tesztpad
A szimulációs tesztpad a DisplayPort TX soros visszacsatolását szimulálja az RX-hez.
8. ábra: DisplayPort Intel FPGA IP szimplex módú szimulációs tesztpad blokkdiagramja

5. táblázat: A tesztpad összetevői

Összetevő	Leírás
Videó minta generátor	Ez a generátor színsáv-mintákat állít elő, amelyeket Ön konfigurálhat. Paraméterezheti a videó formátum időzítését.
Testbench Control	Ez a blokk vezérli a szimuláció tesztsorozatát és generálja a szükséges ingerjeleket a TX mag felé. A tesztpad vezérlőblokkja a CRC-értéket is beolvassa a forrásból és a fogadóból, hogy összehasonlítsa.
RX Link sebesség-óra frekvencia-ellenőrző	Ez az ellenőrző ellenőrzi, hogy az RX adó-vevő helyreállított órajel frekvenciája megegyezik-e a kívánt adatsebességgel.
TX Link sebesség óra frekvencia-ellenőrző	Ez az ellenőrző ellenőrzi, hogy a TX adó-vevő helyreállított órajel frekvenciája megegyezik-e a kívánt adatsebességgel.

A szimulációs tesztpad a következő ellenőrzéseket végzi el:
6. táblázat: Tesztpadi ellenőrzések

Tesztkritériumok	Ellenőrzés
• Link képzés HBR3 adatsebességgel • Olvassa el a DPCD regisztereket, hogy ellenőrizze, hogy a DP állapot beállítja és méri-e a TX és az RX kapcsolati sebesség frekvenciáját.	Integrálja a Frekvencia-ellenőrzőt, hogy mérje a Link Speed ​​órajel frekvenciakimenetét a TX és RX adó-vevőről.
• Futtassa a videomintát TX-ről RX-re. • Ellenőrizze a CRC-t mind a forrás, mind a nyelő esetében, hogy ellenőrizze, egyeznek-e	• Csatlakoztatja a videominta generátort a DisplayPort forráshoz a videominta generálásához. • A tesztpad vezérlés ezután kiolvassa a Source és a Sink CRC-t a DPTX és DPRX regiszterekből, és összehasonlítja, hogy megbizonyosodjon arról, hogy mindkét CRC érték azonos. Jegyzet: A CRC kiszámításának biztosításához engedélyeznie kell a Support CTS tesztautomatizálási paramétert.

A DisplayPort Intel dokumentum felülvizsgálati előzményei

Agilex F-tile FPGA IP Design Example Felhasználói kézikönyv

Dokumentum verzió	Intel Quartus Prime verzió	IP verzió	Változások
2021.12.13	21.4	21.0.0	Kezdeti kiadás.

Intel Corporation. Minden jog fenntartva. Az Intel, az Intel logó és más Intel védjegyek az Intel Corporation vagy leányvállalatai védjegyei. Az Intel szavatolja FPGA és félvezető termékeinek aktuális specifikációi szerinti teljesítményét, az Intel szabványos garanciájával összhangban, de fenntartja a jogot, hogy bármely terméket és szolgáltatást előzetes értesítés nélkül módosítson. Az Intel nem vállal felelősséget az itt leírt információk, termékek vagy szolgáltatások alkalmazásából vagy használatából eredően, kivéve, ha az Intel kifejezetten írásban beleegyezik. Az Intel ügyfeleinek azt tanácsoljuk, hogy szerezzék be az eszközspecifikációk legfrissebb verzióját, mielőtt bármilyen közzétett információra hagyatkoznának, és mielőtt megrendelnék termékeket vagy szolgáltatásokat.
*Más nevek és márkák mások tulajdonát képezhetik.
ISO 9001: 2015 Regisztrálva

Online verzió
Visszajelzés küldése
UG-20347
ID: 709308
Változat: 2021.12.13

Dokumentumok / Források

intel DisplayPort Agilex F-Tile FPGA IP Design Example [pdf] Felhasználói útmutató DisplayPort Agilex F-Tile FPGA IP Design Example, DisplayPort Agilex, F-Tile FPGA IP Design Example, F-Tile FPGA IP Design, FPGA IP Design Example, IP Design Example, IP Design, UG-20347, 709308

Hivatkozások

• Felhasználói kézikönyv