IP FPGA
Dearadh Example Treoir Úsáideora
F-Tíleanna 25G Ethernet Intel®
Nuashonraithe le haghaidh Intel® Quartus®
Suite Dearadh Príomh: 22.3
Leagan IP: 1.0.0

Treoir Tosaigh Tapa

Soláthraíonn an F-tile 25G Ethernet Intel FPGA IP le haghaidh feistí Intel Agilex™ an cumas dearadh a ghiniúint examples le haghaidh cumraíochtaí roghnaithe.
Fíor 1. Dearadh Example Úsáid

Struchtúr Eolaire

Fíor 2. 25G Ethernet Intel FPGA IP Design Example Struchtúr Eolaire

• An insamhalta files (testbench le haghaidh insamhalta amháin) lonnaithe iample_dir>/example_testbench.
• An dearadh tiomsaithe amháin example suite iample_dir>/ compilation_test_design.
• An chumraíocht crua-earraí agus tástála files (an dearadh example in hardware) are located inample_dir>/hardware_test_design.

Tábla 1. Eolaire agus File Cur síos

File Ainmneacha	Cur síos
eth_ex_25g.qpf	Tionscadal Intel Quartus® Prime file.
eth_ex_25g.qsf	Socruithe tionscadail Intel Quartus Prime file.
eth_ex_25g.sdc	Achoimre Srianta Dearaidh file. Is féidir leat é seo a chóipeáil agus a mhodhnú file le haghaidh do dhearadh croí 25GbE Intel FPGA IP féin.
eth_ex_25g.v	Dearadh barrleibhéil Verilog HDL example file. Úsáideann dearadh aon chainéil Verilog file.
coitianta/	Dearadh crua-earraí example tacaíocht files.
hwtest/príomh.tcl	Príomh- file chun rochtain a fháil ar Chonsól an Chórais.

Ag Giniúint an Dearaidh Example

Fíor 4 . Example Design Tab sa tíl F-25G Ethernet Intel FPGA IP Eagarthóir Paraiméadar

Lean na céimeanna seo chun an dearadh crua-earraí example agus testbench:

1. Sa Intel Quartus Prime Pro Edition, cliceáil File ➤ Treoraí Tionscadail Nua chun tionscadal nua Quartus Prime a chruthú, nó File ➤ Tionscadal Oscailte chun tionscadal Quartus Prime atá ann cheana féin a oscailt. Spreagann an draoi tú gléas a shonrú.
2. Sa Chatalóg IP, aimsigh agus roghnaigh 25G Ethernet Intel FPGA IP do Agilex. Feictear an fhuinneog Nua Athraithe IP.
3. Sonraigh ainm barrleibhéil do d’athrú IP agus cliceáil OK. Cuireann an t-eagarthóir paraiméadar an .ip barrleibhéil leis file chuig an tionscadal reatha go huathoibríoch. Má iarrtar ort an .ip a chur leis de láimh file leis an tionscadal, cliceáil Tionscadal ➤ Cuir leis/ Bain Files i Tionscadal chun an file.
4. I mbogearraí Intel Quartus Prime Pro Edition, ní mór duit feiste ar leith Intel Agilex a roghnú sa réimse Gléas, nó an gléas réamhshocraithe a choinneáil atá beartaithe ag bogearraí Intel Quartus Prime.
   Nóta: An dearadh crua-earraí example overwrites an roghnú leis an gléas ar an spriocchlár. Sonraíonn tú an spriocchlár ón roghchlár dearadh example roghanna san Example Dearadh tab.
5. Cliceáil OK. Tá an t-eagarthóir paraiméadar le feiceáil.
6. Ar an táb IP, sonraigh na paraiméadair do do chroí-athrú IP.
7. Ar an Example Design tab, le haghaidh Example Dearadh Files, roghnaigh an rogha Insamhladh chun an testbench a ghiniúint, agus roghnaigh an rogha Sintéis chun an dearadh crua-earraí a ghiniúint example. Verilog HDL amháin files a ghintear.
   Nóta: Níl croí feidhmiúil VHDL IP ar fáil. Sonraigh Verilog HDL amháin, do dhearadh croí IP example.
8. Le haghaidh Kit Forbartha Sprioc, roghnaigh an Agilex I-sraith Transceiver-SoC Dev Kit
9. Cliceáil ar an Gin Example Dearadh cnaipe. An Roghnaigh Example Design Eolaire feictear fuinneog.
10. Más mian leat an dearadh a mhodhnú example cosán eolaire nó ainm ó na réamhshocruithe ar taispeáint (alt_e25_f_0_example_design), brabhsáil chuig an gcosán nua agus clóscríobh an dearadh nua example ainm eolaire (ample_dir>).
11. Cliceáil OK.

1.2.1. Dearadh Example Paraiméadair
Tábla 2 . Paraiméadair sa Example Design Tab

Paraiméadar	Cur síos
Example Dearadh	Ar fáil example dearaí do na socruithe paraiméadar IP. Níl ach cainéal singil examptacaítear le dearadh don IP seo.
Example Dearadh Files	Tá an files a ghiniúint don chéim forbartha éagsúla. • Insamhladh - gineann an gá files chun insamhladh ar an seanampdearadh. • Sintéis - gineann an tsintéis files. Bain úsáid as iad seo files an dearadh a thiomsú i mbogearraí Intel Quartus Prime Pro Edition le haghaidh tástála crua-earraí agus anailís uainiúcháin statach a dhéanamh.
Gin File Formáid	Formáid an RTL files le haghaidh insamhalta - Verilog.
Bord Roghnaithe	Crua-earraí tacaithe chun dearadh a chur i bhfeidhm. Nuair a roghnaíonn tú bord forbartha Intel FPGA, bain úsáid as gléas AGIB027R31B1E2VRO mar an Spriocghléas don dearadh example giniúint. Agilex I-sraith Transceiver-SoC Dev Kit: Ligeann an rogha seo duit an dearadh a thástáil example ar an trealamh forbartha IP Intel FPGA roghnaithe. Roghnaíonn an rogha seo an Spriocghléas AGIB027R31B1E2VRO go huathoibríoch. Má tá grád gléas eile ag do athbhreithniú boird, is féidir leat an spriocghléas a athrú. Ceann ar bith: Ní áirítear leis an rogha seo na gnéithe crua-earraí don dearadh example.

1.3. Tíleanna a Ghiniúint Files

Is céim réamh-shintéise é an Giniúint Tacaíochta-Loighic a úsáidtear chun a bhaineann le tíl a ghiniúint files ag teastáil le haghaidh ionsamhlúcháin agus dearadh crua-earraí. Tá an ghlúin tíl ag teastáil do chách
Insamhaltaí deartha bunaithe ar tíl F. Ní mór duit an chéim seo a chríochnú roimh an insamhalta.

1. Ag an ordú leid, nascleanúint chuig an fillteán compilation_test_design i do example dearadh: cd /compilation_test_design.
2. Rith an t-ordú seo a leanas: quartus_tlg alt_eth_25g

1.4. Insamhladh an F-tile 25G Ethernet Intel FPGA IP Design 
Example Testbench
Is féidir leat an dearadh a thiomsú agus a insamhail trí script insamhalta a rith ón ordú leid.

1. Ag an ordú go pras, athraigh an t-eolaire oibre insamhalta testbench: cdample_dir>/ex_25g/sim.
2. Rith an insamhalta socraithe IP: ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

Tábla 3. Céimeanna chun an Testbench a Insamhladh

Insamhlóir	Treoracha
VCS*	Sa líne ordaithe, cineál sh run_vcs.sh
QuestaSim*	Sa líne ordaithe, cineál vsim -do run_vsim.do -logfile vsim.log Más fearr leat insamhail a dhéanamh gan an QuestaSim GUI a thabhairt suas, cineál vsim -c -do run_vsim.do -logfile vsim.log
Cadence - Xcelium*	Sa líne ordaithe, cineál sh run_xcelium.sh

Críochnaíonn insamhalta rathúil leis an teachtaireacht seo a leanas:
Insamhladh Ritheadh. nó Testbench críochnaithe.
Tar éis críochnú rathúil, is féidir leat na torthaí a anailísiú.
1.5. An Dearadh a Thiomsú agus a Chumrú Example i Crua-earraí
Ceadaíonn eagarthóir paraiméadar croí IP 25G Ethernet Intel FPGA duit an dearadh example ar threalamh forbartha sprice.

Chun dearadh a thiomsú agus a chumrú exampLe ar chrua-earraí, lean na céimeanna seo:

1. Seol na bogearraí Intel Quartus Prime Pro Edition agus roghnaigh Próiseáil ➤ Tosaigh Tiomsú chun an dearadh a thiomsú.
2. Tar éis duit réad SRAM a ghiniúint file .sof, lean na céimeanna seo chun an dearadh crua-earraí a ríomhchlárú example ar ghléas Intel Agilex:
   a. Ar an roghchlár Uirlisí, cliceáil Ríomhchláraitheoir.
   b. Sa Ríomhchláraitheoir, cliceáil Socrú Crua-earraí.
   c. Roghnaigh gléas ríomhchlárúcháin.
   d. Roghnaigh agus cuir bord Intel Agilex le do sheisiún Intel Quartus Prime Pro Edition.
   e. Cinntigh go bhfuil Mód socraithe go JTAG.
   f. Roghnaigh an gléas Intel Agilex agus cliceáil Cuir Gléas. Taispeánann an Ríomhchláraitheoir
   blocléaráid de na naisc idir na gléasanna ar do chlár.
   g. Sa ró le do .sof, cuir tic sa bhosca don .sof.
   h. Ticeáil an bosca sa cholún Clár/Cumraigh.
   i. Cliceáil Tosaigh.

1.6. Ag tástáil an F-tíl 25G Ethernet Intel FPGA IP Hardware Design Example
Tar éis duit an dearadh croí F-tíl 25G Ethernet Intel FPGA IP a thiomsú exampLe agus é a chumrú ar do ghléas Intel Agilex, is féidir leat Consól an Chórais a úsáid chun an croí IP a ríomhchlárú.
Chun Consól an Chórais a chur ar siúl agus an dearadh crua-earraí a thástáil example, lean na céimeanna seo:

1. I mbogearraí Intel Quartus Prime Pro Edition, roghnaigh Tools ➤ System
   Uirlisí Dífhabhtaithe ➤ Consól an Chórais chun consól an chórais a sheoladh.
2. Sa phána Tcl Console, clóscríobh cd hwtest chun an t-eolaire a athrú go / hardware_test_design/hwtest.
3. Cineál foinse main.tcl chun nasc leis an JTAG máistir.

Lean an nós imeachta tástála sa chuid Tástála Crua-earraí den dearadh example agus breathnaigh ar thorthaí na tástála sa Chonsól Córais.

F-tile 25G Ethernet Design Example haghaidh Gléasanna Intel Agilex

An dearadh F-tile 25G Ethernet exampLéiríonn le réiteach Ethernet le haghaidh feistí Intel Agilex ag baint úsáide as croí 25G Ethernet Intel FPGA IP.
Gin an dearadh example ón Example Dearadh cluaisín an eagarthóir paraiméadar IP 25G Ethernet Intel FPGA. Is féidir leat a roghnú freisin an dearadh a ghiniúint le nó gan
an ghné Ceartú Earráide Ar Aghaidh Reed-Solomon (RS-FEC).
2.1. Gnéithe

• Tacaíonn sé le cainéal Ethernet amháin a oibríonn ag 25G.
• Gineann dearadh example le gné RS-FEC.
• Soláthraíonn testbench agus script insamhalta....
• Tús a chur le Tagairt Tíleanna F agus Cloig Córas PLL Intel FPGA IP bunaithe ar chumraíocht IP.

2.2. Riachtanais Crua-earraí agus Bogearraí
Úsáideann Intel na crua-earraí agus na bogearraí seo a leanas chun an dearadh a thástáil example i gcóras Linux:

• Bogearraí le haghaidh Intel Quartus Prime Pro Edition.
• Siemens * EDA QuestaSim, Synopsys * VCS, agus Insamhlóir Cadence Xcelium.
• Kit Forbartha Transceiver-SoC Intel Agilex I-sraith (AGIB027R31B1E2VRO) le haghaidh tástála crua-earraí.

2.3. Cur Síos Feidhme
An dearadh F-tile 25G Ethernet example comhdhéanta de MAC+PCS+PMA croíathraitheach. Taispeánann na blocléaráidí seo a leanas na comhpháirteanna dearaidh agus na comharthaí barrleibhéil den chroíathraitheach MAC+PCS+PMA sa dearadh F-tile 25G Ethernet example.
Fíor 5. Léaráid Bhloc - Tíl-F 25G Ethernet Design Example (Croíathraitheach MAC+PCS+PMA)

2.3.1. Comhpháirteanna Dearaidh
Tábla 4 . Comhpháirteanna Dearaidh

Comhpháirt	Cur síos
F-tíl 25G Ethernet Intel FPGA IP	Comhdhéanta de MAC, PCS, agus Transceiver PHY, leis an chumraíocht seo a leanas: • Croíathraitheach: MAC+PCS+PMA • Cumasaigh rialú sreafa: Roghnach • Cumasaigh giniúint locht nasc: Roghnach • Cumasaigh pas tríd an réamhrá: Roghnach • Cumasaigh bailiú staitisticí: Roghnach • Cumasaigh cuntair staitisticí MAC: Roghnach • Minicíocht clog tagartha:156.25 Maidir leis an dearadh exampLe gné RS-FEC, tá an paraiméadar breise seo a leanas cumraithe: • Cumasaigh RS-FEC: Roghnach
Tagairt F-Tíleanna agus Cloig PLL Córas Intel FPGA IP	Tá socruithe eagarthóir paraiméadar Intel FPGA IP Tagartha Tile agus Cloig F-Tíleanna agus Córas PLL ailínithe le ceanglais F-tile 25G Ethernet Intel FPGA IP. Má ghineann tú an dearadh example ag baint úsáide as Gin Example Dearadh cnaipe san eagarthóir paraiméadar IP, instantiates an IP go huathoibríoch. Má chruthaíonn tú do dhearadh féin example, ní mór duit an IP seo a chur ar an toirt agus gach calafort I/O a nascadh. Le haghaidh faisnéise faoin IP seo, féach ar Ailtireacht F-Tíleanna agus Treoir Úsáideora PMA agus FEC Direct PHY IP.
Loighic an chliaint	Is éard atá ann: • Gineadóir tráchta, a ghineann paicéid pléasctha chuig croí 25G Ethernet Intel FPGA IP le tarchur. • Monatóir tráchta, a dhéanann monatóireacht ar phaicéid pléasctha atá ag teacht ó chroílár 25G Ethernet Intel FPGA IP.
Foinse agus Tóraigh	Comharthaí foinse agus taiscéalaithe, lena n-áirítear comhartha ionchuir athshocraithe córais, ar féidir leat é a úsáid le haghaidh dífhabhtaithe.

Eolas Gaolmhar
Ailtireacht F-Tíleanna agus Treoir Úsáideora PMA agus FEC Direct PHY IP

Insamhladh

Seolann an bhinse tástála trácht tríd an gcroí IP, ag feidhmiú an taobh tarchurtha agus taobh glactha an chroí IP.
2.4.1. Binse tástála
Fíor 6. Léaráid Bloc den Tíl F 25G Ethernet Intel FPGA IP Design Example Testbench Insamhladh

Tábla 5. Comhpháirteanna Testbench

Comhpháirt	Cur síos
Gléas á thástáil (DUT)	An croí 25G Ethernet Intel FPGA IP.
Gineadóir Paicéad Ethernet agus Monatóir Paicéad	• Gineann gineadóir paicéad frámaí agus tarchuireann siad chuig an DUT. • Déanann Paicéad Monatóir monatóireacht ar chosáin sonraí TX agus RX agus taispeánann sé na frámaí sa chonsól ionsamhlóra.
Tagairt F-Tíleanna agus Cloig PLL Córas Intel FPGA IP	Gineann trasghlacadóir agus cloig tagartha chórais PLL.

2.4.2. Dearadh Insamhladh Example Comhpháirteanna
Tábla 6. F-tile 25G Ethernet Design Example Testbench File Cur síos

File Ainm	Cur síos
Testbench agus Insamhladh Files
bunúsach_avl_tb_top.v	Binse tástála barrleibhéil file. Cuireann an testbench an DUT ar an toirt, déanann sé cumraíocht chuimhne-mhapáilte Avalon® ar chomhpháirteanna dearaidh agus loighic an chliaint, agus seolann agus faigheann sé paicéad chuig nó ón 25G Ethernet Intel FPGA IP.
Scripteanna Testbench
ar lean…

File Ainm	Cur síos
rith_vsim.do	An script ModelSim chun an binse tástála a rith.
rith_vcs.sh	An script Synopsys VCS chun an binse tástála a rith.
rith_xcelium.sh	An script Cadence Xcelium chun an binse tástála a rith.

2.4.3. Cás Tástála
Déanann an cás tástála insamhalta na gníomhartha seo a leanas:

1. Tús a chur le tíl-F 25G Ethernet Intel FPGA IP agus Tagartha Tíleanna F agus Cloig PLL Córas Intel FPGA IP.
2. Fanann go socróidh clog RX agus comhartha stádais PHY.
3. Priontaí stádas PHY.
4. Seolann agus faigheann 10 sonraí bailí.
5. Anailís ar na torthaí. Taispeánann an bhinse tástála rathúil “Testbench complete.”.

Seo a leanas sampLéiríonn le aschur rith tástála insamhalta rathúil:

Tiomsú

Lean an nós imeachta i dTiomsú agus Cumraíocht an Dearaidh Example in Crua-earraí chun an dearadh a thiomsú agus a chumrú example sna crua-earraí roghnaithe.
Is féidir leat úsáid acmhainní agus Fmax a mheas ag baint úsáide as an dearadh tiomsaithe amháin example. Is féidir leat do dhearadh a thiomsú ag baint úsáide as an ordú Tosaigh Tiomsú ar an
Roghchlár próiseála i mbogearraí Intel Quartus Prime Pro Edition. Gineann tiomsú rathúil achoimre na tuarascála tiomsaithe.
Le haghaidh tuilleadh faisnéise, féach ar Tiomsú Deartha sa Treoir Úsáideora Intel Quartus Prime Pro Edition.
Eolas Gaolmhar

• An Dearadh a Thiomsú agus a Chumrú Example in Crua-earraí ar leathanach 7
• Tiomsú Dearaidh i dTreoir Úsáideora Intel Quartus Prime Pro Edition

2.6. Tástáil Crua-earraí
Sa dearadh crua-earraí example, is féidir leat an croí IP a ríomhchlárú i mód aisghabhála sraitheach inmheánach agus trácht a ghiniúint ar an taobh tarchurtha a lúbann ar ais tríd an taobh glactha.
Lean an nós imeachta ag an nasc faisnéise gaolmhar atá curtha ar fáil chun an dearadh a thástáil example sna crua-earraí roghnaithe.
Eolas Gaolmhar
Ag tástáil an F-tíl 25G Ethernet Intel FPGA IP Hardware Design Example ar leathanach 8
2.6.1. Nós Imeachta Tástála
Lean na céimeanna seo chun an dearadh a thástáil example crua-earraí:

1. Sula ndéanann tú an tástáil crua-earraí don dearadh seo example, ní mór duit an córas a athshocrú:
   a. Cliceáil Uirlisí ➤ Uirlis Eagarthóir Foinsí In-System & Tóraithe don Fhoinse réamhshocraithe agus don GUI Tóraithe.
   b. Scoránaigh an comhartha athshocraithe córais (Foinse[3:0]) ó 7 go 8 chun na hathshocraithe a chur i bhfeidhm agus cuir an comhartha athshocraithe córais ar ais go dtí 7 chun an córas a scaoileadh ón staid athshocraithe.
   c. Monatóireacht a dhéanamh ar na comharthaí Probe agus a chinntiú go bhfuil an stádas bailí.
2. Sa chonsól córais, déan nascleanúint chuig an bhfillteán hwtest agus rith an t-ordú: source main.tcl chun J a roghnúTAG máistir. De réir réamhshocraithe, beidh an chéad JTAG máistir ar an JTAG roghnaítear slabhra. Chun an JTAG máistir le haghaidh feistí Intel Agilex, reáchtáil an t-ordú seo: set_jtag <number of appropriate JTAG máistir >. example: leag_jtag 1.
3. Rith na horduithe seo a leanas sa chonsól córais chun tús a chur leis an triail lúb srathach:

Tábla 7. Paraiméadair Ordú

Paraiméadar	Cur síos	Example Úsáid
chkphy_stádas	Taispeánann sé na minicíochtaí clog agus stádas glasála PHY.	% chkphy_status 0 # Seiceáil stádas an naisc 0
chkmac_stats	Taispeánann sé na luachanna sna cuntair staitisticí MAC.	% chkmac_stats 0 # Seiceálann cuntar staitisticí mac an nasc 0
soiléir_all_stait	Glanann na príomh-áiritheoirí staitisticí IP.	% clear_all_stats 0 # Glanann cuntar staitisticí an nasc 0
tús_gen	Tosaíonn an gineadóir paicéad.	% start_gen 0 # Tosaigh giniúint paicéad ar nasc 0
stad_gen	Stopann an gineadóir paicéad.	%stop_gen 0 # Stop giniúint paicéad ar nasc 0
lúb_on	Cuireann sé lúb ais sraitheach inmheánach ar siúl.	% loop_on 0 # Cas air ais lúb inmheánach ar nasc 0
lúb_as	Múchann sé ais lúb sraitheach inmheánach.	% loop_off 0 # Cas as loopback inmheánach ar nasc 0
reg_léamh	Tugann sé ar ais an croíluach cláir IP ag .	% reg_read 0x402 # Léigh clár CSR IP ag seoladh 402 den nasc 0
reg_scríobh	Scríobhann chuig an gclár lárnach IP ag an seoladh .	% reg_write 0x401 0x1 # Scríobh 0x1 chuig clár scratch CSR IP ag seoladh 401 den nasc 0

a. Clóscríobh loop_on chun an modh loopback sraitheach inmheánach a chur ar siúl.
b. Cineál chkphy_status chun stádas an PHY a sheiceáil. Ba cheart go mbeadh na luachanna céanna thíos le haghaidh nasc cobhsaí ag an stádas TXCLK, RXCLK, agus RX:

c. Clóscríobh clear_all_stats chun cláir staitisticí TX agus RX a ghlanadh.
d. Clóscríobh start_gen chun tús a chur le giniúint paicéad.
e. Clóscríobh stop_gen chun stop a chur le giniúint paicéad.
f. Clóscríobh chkmac_stats chun na cuntair staitisticí TX agus RX a léamh. Bí cinnte go:
i. Meaitseálann na frámaí paicéad tarchurtha na frámaí paicéad faighte.
ii. Ní fhaightear frámaí earráide.
g. Clóscríobh loop_off chun an loopback sraitheach inmheánach a mhúchadh.
Fíor 7 . Sample Aschur Tástála - Áiritheoirí Staitisticí TX agus RX

Stair Athbhreithnithe Doiciméid le haghaidh Tíleanna F 25G Ethernet FPGA IP Design Example Treoir Úsáideora

Leagan Doiciméid	Intel Quartus Príomh-leagan	Leagan IP	Athruithe
2022.10.14	22.3	1.0.0	Eisiúint tosaigh.

Intel Corporation. Gach ceart ar cosaint. Is trádmharcanna de chuid Intel Corporation nó a fhochuideachtaí iad Intel, lógó Intel, agus marcanna Intel eile. Barántaíonn Intel feidhmíocht a tháirgí FPGA agus leathsheoltóra de réir sonraíochtaí reatha de réir bharántas caighdeánach Intel, ach coimeádann sé an ceart chun athruithe a dhéanamh ar aon táirgí agus seirbhísí ag am ar bith gan fógra. Ní ghlacann Intel aon fhreagracht nó dliteanas a eascraíonn as cur i bhfeidhm nó úsáid aon fhaisnéise, táirge nó seirbhíse a thuairiscítear anseo ach amháin mar a aontaítear go sainráite i scríbhinn ag Intel. Moltar do chustaiméirí Intel an leagan is déanaí de shonraíochtaí feiste a fháil sula dtéann siad ag brath ar aon fhaisnéis foilsithe agus sula ndéanann siad orduithe le haghaidh táirgí nó seirbhísí. *Féadtar ainmneacha agus brandaí eile a éileamh mar shealúchas daoine eile.
ISO
9001:2015
Cláraithe

Leagan ar líne
Seol Aiseolas
ID: 750200
Leagan: 2022.10.14

Doiciméid / Acmhainní

intel F-Tile 25G Ethernet FPGA IP Design Example [pdfTreoir Úsáideora F-Tíleanna 25G Ethernet FPGA IP Design Example, F-Tíleanna 25G, F-Tíleanna 25G Ethernet FPGA, FPGA IP Design Example, Dearadh IP Exampleis, 750200

Tagairtí

• Lámhleabhar Úsáideora