DisplayPort Agilex F-Tegel FPGA IP Design Example
Brûkersgids
Updated foar Intel® Quartus® Prime Design Suite: 21.4
IP Ferzje: 21.0.0
DisplayPort Intel FPGA IP Design Example Quick Start Guide
It DisplayPort Intel® FPGA IP-ûntwerp bglamples foar Intel Agilex ™ F-tile-apparaten hawwe in simulearjende testbank en in hardware-ûntwerp dat kompilaasje en hardwaretesten stipet.
De DisplayPort Intel FPGA IP biedt it folgjende ûntwerp bglamples:
- DisplayPort SST parallelle loopback sûnder in Pixel Clock Recovery (PCR) module by statyske taryf
As jo in ûntwerp generearje eksample, de parameter bewurker makket automatysk de files nedich om it ûntwerp yn hardware te simulearjen, te kompilearjen en te testen.
Noat: Intel Quartus® Prime 21.4 softwareferzje stipet allinich Preliminary Design Example foar doelen fan simulaasje, synteze, kompilaasje en timinganalyse. Hardware funksjonaliteit is net folslein ferifiearre.
Ofbylding 1. Untwikkeling Stages
Related Information
- Displayporpsport Intel FPGA IP-brûkersgids
- Migrearje nei Intel Quartus Prime Pro Edition
1.1. Directory Struktuer
figuer 2. Directory Struktuer
Tabel 1. Untwerp Example Components
| Mappen | Files |
| rtl/core | dp_core.ip |
| dp_rx.ip | |
| dp_tx.ip | |
| rtl/rx_phy | dp_gxb_rx/ ((DP PMA UX boublok) |
| dp_rx_data_fifo.ip | |
| rx_top_phy.sv | |
| rtl/tx_phy | dp_gxb_rx/ ((DP PMA UX boublok) |
| dp_tx_data_fifo.ip | |
| dp_tx_data_fifo.ip |
1.2. Hardware en software easken
Intel brûkt de folgjende hardware en software om it ûntwerp te testen bglample:
Hardware
- Intel Agilex I-Series Development Kit
Software
- Intel Quartus Prime
- Synopsys* VCL Simulator
1.3. It generearjen fan it ûntwerp
Brûk de DisplayPort Intel FPGA IP-parameterbewurker yn Intel Quartus Prime-software om it ûntwerp bglample.
figuer 3. It generearjen fan de Design Flow
- Selektearje Tools ➤ IP Catalog, en selektearje Intel Agilex F-tile as de doelapparaatfamylje.
Opmerking: It ûntwerp example stipet allinnich Intel Agilex F-tile apparaten. - Yn de IP Catalog, sykje en dûbelklikje op DisplayPort Intel FPGA IP. It finster Nije IP-fariaasje ferskynt.
- Spesifisearje in namme op it heechste nivo foar jo oanpaste IP-fariaasje. De parameter bewurker bewarret de IP fariaasje ynstellings yn in file neamd .ip.
- Jo kinne in spesifyk Intel Agilex F-tegel-apparaat selektearje yn it apparaatfjild, of de standert seleksje fan Intel Quartus Prime-softwareapparaat hâlde.
- Klik OK. De parameter bewurker ferskynt.
- Konfigurearje de winske parameters foar sawol TX as RX
- Op it ûntwerp Exampop it ljepblêd, selektearje DisplayPort SST Parallel Loopback Sûnder PCR.
- Selektearje Simulaasje om de testbank te generearjen, en selektearje Synthesis om it hardware-ûntwerp te generearjen bglample. Jo moatte op syn minst ien fan dizze opsjes selektearje om it ûntwerp bglample files. As jo beide selektearje, is de generaasjetiid langer.
- Klik Generearje Example Design.
1.4. Simulearje it ûntwerp
It DisplayPort Intel FPGA IP-ûntwerp bglample testbench simulearret in serial loopback-ûntwerp fan in TX-eksimplaar nei in RX-eksimplaar. In module foar ynterne fideopatroangenerator driuwt de DisplayPort TX-eksimplaar en de RX-eksimplaar-fideo-útfier ferbynt mei CRC-checkers yn 'e testbank.
figuer 4. Design Simulaasje Flow
- Gean nei Synopsys simulator map en selektearje VCS.
- Run simulaasje skript.
Boarne vcs_sim.sh - It skript fiert Quartus TLG, kompilearret en rint de testbank yn 'e simulator.
- Analysearje it resultaat.
In suksesfolle simulaasje einiget mei Boarne en Sink SRC ferliking.
1.5. It kompilearjen en simulearjen fan it ûntwerp
figuer 5. It kompilearjen en simulearjen fan it ûntwerp
Om in demonstraasjetest te kompilearjen en út te fieren op 'e hardware bglampfoar ûntwerp, folgje dizze stappen:
- Soargje foar hardware bglample design generaasje is kompleet.
- Starte de Intel Quartus Prime Pro Edition-software en iepenje /quartus/agi_dp_demo.qpf.
- Klik op Ferwurkjen ➤ Start kompilaasje.
- Wachtsje oant kompilaasje is foltôge.
Noat: It ûntwerp eksample net funksjoneel ferifiearje Preliminary Design Example op hardware yn dizze Quartus-release.
Related Information
Intel Agilex I-Series FPGA Development Kit User Guide
1.6. DisplayPort Intel FPGA IP Design Example Parameters
tabel 2. DisplayPort Intel FPGA IP Design Example Parameters foar Intel Agilex F-tile Device
| Parameter | Wearde | Beskriuwing |
| Beskikber Design Example | ||
| Selektearje Design | • Gjin • DisplayPort SST Parallel Loopback sûnder PCR |
Selektearje it ûntwerp bglample te generearjen. • Gjin: Gjin ûntwerp example is beskikber foar de aktuele parameter seleksje • DisplayPort SST Parallel Loopback sûnder PCR: Dit ûntwerp eksample toant parallelle loopback fan DisplayPort-sink nei DisplayPort-boarne sûnder in Pixel Clock Recovery (PCR) module as jo de parameter ynskeakelje Video Input Image Port ynskeakelje. |
| Design Example Files | ||
| Simulaasje | Oan út | Skeakelje dizze opsje oan om de nedige te generearjen files foar de simulaasje testbench. |
| Synteze | Oan út | Skeakelje dizze opsje oan om de nedige te generearjen files foar Intel Quartus Prime kompilaasje en hardware design. |
| Generearre HDL-formaat | ||
| Generearje File Formaat | Verilog, VHDL | Selektearje jo foarkar HDL-opmaak foar it generearre ûntwerp eksample fileset. Noat: Dizze opsje bepaalt allinich it formaat foar de generearre IP-topnivo files. Alle oare files (bglample testbenches en topnivo files foar hardware demonstraasje) binne yn Verilog HDL-formaat. |
| Target Development Kit | ||
| Selektearje Board | • Gjin Development Kit • Intel Agilex I-Series Untwikkeling Kit |
Selektearje it boerd foar it rjochte ûntwerp bglample. • Gjin Development Kit: Dizze opsje slút alle hardware aspekten foar it ûntwerp eksample. De IP-kearn stelt alle pin-opdrachten yn op firtuele pins. • Intel Agilex I-Series FPGA Development Kit: Dizze opsje selektearret automatysk it doelapparaat fan it projekt om it apparaat op dizze ûntwikkelingskit te passen. Jo kinne it doelapparaat feroarje mei de parameter Feroarje doelapparaat as jo bestjoersferzje in oare apparaatfariant hat. De IP-kearn stelt alle pin-opdrachten yn neffens de ûntwikkelingskit. Noat: Foarriedich ûntwerp Example is net funksjoneel ferifiearre op hardware yn dizze Quartus release. • Custom Development Kit: Dizze opsje lit it ûntwerp eksample wurde hifke op in tredde-partij ûntwikkeling kit mei in Intel FPGA. Jo moatte miskien de pin-opdrachten op jo eigen ynstelle. |
| Doelapparaat | ||
| Feroarje doelapparaat | Oan út | Skeakelje dizze opsje oan en selektearje de foarkar apparaatfariant foar de ûntwikkelingskit. |
Parallel Loopback Design Examples
It DisplayPort Intel FPGA IP-ûntwerp bglamples demonstrearje parallel loopback fan DisplayPort RX eksimplaar nei DisplayPort TX eksimplaar sûnder in Pixel Clock Recovery (PCR) module by statyske taryf.
tabel 3. DisplayPort Intel FPGA IP Design Example foar Intel Agilex F-tile Device
| Design Example | Oantsjutting | Data Rate | Kanaalmodus | Loopback Type |
| DisplayPort SST parallel loopback sûnder PCR | DisplayPort SST | HBR3 | Simplex | Parallel sûnder PCR |
2.1. Intel Agilex F-tile DisplayPort SST Parallel Loopback Design Features
It SST parallelle loopback-ûntwerp examples demonstrearje de oerdracht fan in inkele fideostream fan DisplayPort sink nei DisplayPort-boarne sûnder Pixel Clock Recovery (PCR) op statyske taryf.
figuer 6. Intel Agilex F-tile DisplayPort SST Parallel Loopback sûnder PCR
- Yn dizze fariant is de parameter fan 'e DisplayPort-boarne, TX_SUPPORT_IM_ENABLE, ynskeakele en wurdt de fideo-ôfbylding-ynterface brûkt.
- De DisplayPort-sink ûntfangt fideo- en of audiostreaming fan eksterne fideoboarne lykas GPU en dekodearret it yn parallelle fideo-ynterface.
- De DisplayPort sink-fideo-útfier driuwt direkt de DisplayPort-boarne-fideo-ynterface en kodearret nei de DisplayPort-haadkeppeling foardat it oerstjoert nei de monitor.
- De IOPLL driuwt sawol de DisplayPort-sink as boarne fideoklokken op in fêste frekwinsje.
- As DisplayPort sink en boarne's MAX_LINK_RATE parameter is konfigureare op HBR3 en PIXELS_PER_CLOCK is konfigurearre foar Quad, rint de fideoklok op 300 MHz om 8Kp30 pikselrate te stypjen (1188/4 = 297 MHz).
2.2. Clocking Scheme
It klokskema yllustrearret de klokdomeinen yn it DisplayPort Intel FPGA IP-ûntwerp example.
Figuer 7. Intel Agilex F-Tile Display TransCovering Clocking-skema
Tabel 4. Clocking Scheme Signals
| Klok yn diagram | Beskriuwing |
| SysPLL refclk | F-tile System PLL referinsjeklok dy't elke klokfrekwinsje kin wêze dy't dielber is troch System PLL foar dy útfierfrekwinsje. Yn dit ûntwerp eksample, system_pll_clk_link en rx/tx refclk_link diele deselde SysPLL refclk dy't 150Mhz is. It moat in frije rinnende klok wêze dy't ferbûn is fan in tawijde transceiver-referinsjeklokpin nei de ynfierklokpoarte fan Reference and System PLL Clocks IP, foardat jo de oerienkommende útfierpoarte ferbine mei DisplayPort Phy Top. |
| system_pll_clk_link | De minimale System PLL-útfierfrekwinsje om alle DisplayPort-taryf te stypjen is 320Mhz. Dit ûntwerp eksample brûkt 900 Mhz (heechste) útfier frekwinsje sadat SysPLL refclk kin wurde dield mei rx / tx refclk_link dat is 150 Mhz. |
| rx_cdr_refclk_link/tx_pll_refclk_link | Rx CDR en Tx PLL Link refclk dy't fêstmakke op 150 Mhz om alle DisplayPort-gegevensrate te stypjen. |
| rx_ls_clkout / tx is clkout | DisplayPort Link Speed Clock om DisplayPort IP-kearn te klokken. Frekwinsje lykweardich oan Data Rate divyzje troch parallelle gegevens breedte. Example: Frekwinsje = data rate / data breedte = 8.1G (HBR3) / 40 bits = 202.5 Mhz |
2.3. Simulaasje Testbench
De simulaasjetestbank simulearret de DisplayPort TX serial loopback nei RX.
figuer 8. DisplayPort Intel FPGA IP Simplex Mode Simulaasje Testbench Block Diagram
tabel 5. Testbench Components
| Komponint | Beskriuwing |
| Video Pattern Generator | Dizze generator produseart kleurbalkepatroanen dy't jo kinne konfigurearje. Jo kinne de timing fan it fideoformaat parameterisearje. |
| Testbank kontrôle | Dit blok kontrolearret de testsekwinsje fan 'e simulaasje en genereart de nedige stimulussinjalen nei de TX-kearn. It testbench-kontrôleblok lêst ek de CRC-wearde fan sawol boarne as sink om fergelikingen te meitsjen. |
| RX Link Speed Clock Frequency Checker | Dizze kontrôler kontrolearret as de weromhelle klokfrekwinsje fan 'e RX-transceiver oerienkomt mei de winske gegevensrate. |
| TX Link Speed Clock Frequency Checker | Dizze kontrôler ferifiearret as de TX-transceiver herstelde klokfrekwinsje oerienkomt mei de winske gegevensrate. |
De simulaasjetestbank docht de folgjende ferifikaasjes:
Tabel 6. Testbench Verifications
| Test Criteria | Ferifikaasje |
| • Link Training at Data Rate HBR3 • Lês de DPCD registers om te kontrolearjen oft de DP Status set en mjit sawol TX en RX Link Speed frekwinsje. |
Yntegreart Frequency Checker om de frekwinsjeútfier fan 'e Link Speed-klok te mjitten fan' e TX- en RX-transceiver. |
| • Run video patroan fan TX to RX. • Ferifiearje de CRC foar sawol boarne en sink om te kontrolearjen oft se oerienkomme |
• Ferbynt fideopatroangenerator oan 'e DisplayPort-boarne om it fideopatroan te generearjen. • Testbench kontrôle folgjende lêst út sawol Boarne en Sink CRC út DPTX en DPRX registers en fergelike om te soargjen dat beide CRC wearden binne identyk. Noat: Om te soargjen dat CRC wurdt berekkene, moatte jo de Stipe CTS-testautomatisaasjeparameter ynskeakelje. |
Document Revision History foar de DisplayPort Intel
Agilex F-tegel FPGA IP Design Example User Guide
| Dokumint Ferzje | Intel Quartus Prime Ferzje | IP Ferzje | Feroarings |
| 2021.12.13 | 21.4 | 21.0.0 | Inisjele release. |
Intel Corporation. Alle rjochten foarbehâlden. Intel, it Intel-logo en oare Intel-merken binne hannelsmerken fan Intel Corporation of har dochterûndernimmingen. Intel garandearret prestaasjes fan har FPGA- en semiconductor-produkten oan hjoeddeistige spesifikaasjes yn oerienstimming mei Intel's standert garânsje, mar behâldt it rjocht foar om op elts momint feroarings te meitsjen oan produkten en tsjinsten sûnder notice. Intel nimt gjin ferantwurdlikens of oanspraaklikens oan dy't fuortkomme út 'e applikaasje of gebrûk fan ynformaasje, produkt of tsjinst beskreaun hjiryn, útsein as útdruklik skriftlik ôfpraat troch Intel. Intel-klanten wurde advisearre om de lêste ferzje fan apparaatspesifikaasjes te krijen foardat se fertrouwe op alle publisearre ynformaasje en foardat se oarders pleatse foar produkten of tsjinsten.
* Oare nammen en merken kinne wurde opeaske as eigendom fan oaren.
ISO 9001: 2015 Registrearre
Online Ferzje
Stjoer Feedback
UG-20347
ID: 709308
Ferzje: 2021.12.13
Dokuminten / Resources
 |
intel DisplayPort Agilex F-Tegel FPGA IP Design Example [pdf] Brûkersgids DisplayPort Agilex F-Tegel FPGA IP Design Example, DisplayPort Agilex, F-Tegel FPGA IP Design Example, F-Tegel FPGA IP Untwerp, FPGA IP Untwerp Example, IP Design Example, IP Untwerp, UG-20347, 709308 |
