DisplayPort Agilex F-Tile FPGA IP Diseinua Adibample
Erabiltzailearen Gida
Intel® Quartus® Prime Design Suite-rako eguneratua: 21.4
IP bertsioa: 21.0.0

DisplayPort Intel FPGA IP Diseinua Adibample Hasierako gida azkarra

DisplayPort Intel® FPGA IP diseinua adibidezampIntel Agilex™ F-tile gailuetarako fitxategiek proba-banku simulatzailea eta konpilazioa eta hardware probak onartzen dituen hardware-diseinua dituzte.
DisplayPort Intel FPGA IP-k diseinu hau eskaintzen du adibidezamples:

• DisplayPort SST loopback paraleloa Pixel Clock Recovery (PCR) modulurik gabe abiadura estatikoan

Diseinu bat sortzen duzunean adibidezample, parametro editoreak automatikoki sortzen du filebeharrezkoa da diseinua hardwarean simulatu, konpilatu eta probatzeko.
Oharra: Intel Quartus® Prime 21.4 software bertsioak Preliminary Design Ex. soilik onartzen duample Simulazio, Sintesi, Konpilaketa eta Denboraren azterketa helburuetarako. Hardwarearen funtzionaltasuna ez dago guztiz egiaztatuta.
1. Irudia Garapena Stages

Lotutako informazioa

• DisplayPort Intel FPGA IP Erabiltzailearen Gida
• Intel Quartus Prime Pro Editionra migratzen

1.1. Direktorio Egitura
2. Irudia. Direktorioaren Egitura

Taula 1. Diseinua Adibample Osagaiak

Karpetak	Files
rtl/core	dp_core.ip
	dp_rx.ip
	dp_tx.ip
rtl/rx_phy	dp_gxb_rx/ ((DP PMA UX eraikuntza-blokea)
	dp_rx_data_fifo.ip
	rx_top_phy.sv
rtl/tx_phy	dp_gxb_rx/ ((DP PMA UX eraikuntza-blokea)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Hardware eta software eskakizunak
Intelek honako hardware eta software hauek erabiltzen ditu diseinua probatzeko, adibidezample:
Hardwarea

• Intel Agilex I-Series garapen kit

Softwarea

• Intel Quartus Prime
• Synopsys* VCL simulagailua

1.3. Diseinua sortzea
Erabili DisplayPort Intel FPGA IP parametro editorea Intel Quartus Prime softwarean diseinua sortzeko adibidezample.
3. irudia. Diseinu-fluxua sortzea

1. Hautatu Tresnak ➤ IP Katalogoa eta hautatu Intel Agilex F-tile helburuko gailu familia gisa.
   Oharra: diseinua adibidezample Intel Agilex F-tile gailuak soilik onartzen ditu.
2. IP Katalogoan, kokatu eta egin klik bikoitza DisplayPort Intel FPGA IP. IP aldaera berria leihoa agertzen da.
3. Zehaztu goi-mailako izena zure IP aldakuntza pertsonalizaturako. Parametroen editoreak IP aldaketen ezarpenak gordetzen ditu a file izendatua .ip.
4. Intel Agilex F-tile gailu zehatz bat hauta dezakezu Gailua eremuan, edo Intel Quartus Prime software-gailuaren hautaketa lehenetsia mantendu.
5. Sakatu Ados. Parametroen editorea agertzen da.
6. Konfiguratu nahi diren parametroak bai TX bai RX
7. Diseinuan Adibample fitxan, hautatu DisplayPort SST Parallel Loopback PCR gabe.
8. Hautatu Simulazioa proba-bankua sortzeko, eta hautatu Sintesia hardwarearen diseinua sortzeko, adibidezample. Aukera hauetako bat gutxienez hautatu behar duzu diseinua sortzeko, adibidezample files. Biak hautatzen badituzu, belaunaldi-denbora luzeagoa da.
9. Egin klik Sortu Adiample Diseinua.

1.4. Diseinua simulatzea
DisplayPort Intel FPGA IP diseinua adibidezample testbench-ek serieko loopback diseinua simulatzen du TX instantzia batetik RX instantzia batera. Barneko bideo-ereduen sorgailu-modulu batek DisplayPort TX instantzia gidatzen du eta RX instantzia bideo irteera testbench-eko CRC egiaztatzaileetara konektatzen da.
4. irudia. Diseinuaren simulazio-fluxua

1. Joan Synopsys simulator karpetara eta hautatu VCS.
2. Exekutatu simulazio-gidoia.
   Iturria vcs_sim.sh
3. Gidoiak Quartus TLG egiten du, proba-bankua konpilatu eta exekutatu simulagailuan.
4. Emaitza aztertu.
   Simulazio arrakastatsu bat Source eta Sink SRC konparazioarekin amaitzen da.

1.5. Diseinua konpilatu eta simulatzea
5. Irudia. Diseinua osatzea eta simulatzea

Hardwarearen erakustaldi-proba bat konpilatu eta exekutatzeko adibidezampdiseinua, jarraitu urrats hauek:

1. Ziurtatu hardwarea adibidezample diseinuaren sorkuntza amaitu da.
2. Abiarazi Intel Quartus Prime Pro Edition softwarea eta ireki /quartus/agi_dp_demo.qpf.
3. Sakatu Prozesatzen ➤ Hasi konpilazioa.
4. Itxaron konpilazioa amaitu arte.

Oharra: Diseinua adibidezample ez du funtzionalki egiaztatzen Aurretiazko Diseinua AdibampQuartus bertsio honetan hardwareari buruzko leioa.
Lotutako informazioa
Intel Agilex I-Series FPGA garapen kitaren erabiltzailearen gida

1.6. DisplayPort Intel FPGA IP Diseinua Adibample Parametroak
2. taula. DisplayPort Intel FPGA IP Diseinua Adibample Intel Agilex F-tile Device-ren parametroak

Parametroa	Balioa	Deskribapena
Diseinu erabilgarri Adibample
Hautatu Diseinua	• Ez dago • DisplayPort SST paraleloa Loopback PCR gabe	Hautatu diseinua adibidezampsortu beharreko le. • Bat ere ez: diseinurik ez adibidezample dago eskuragarri uneko parametroa aukeratzeko • DisplayPort SST Parallel Loopback PCR gabe: diseinu hau adibidezample-ek loopback paraleloa erakusten du DisplayPort konketatik DisplayPort iturburura Pixel Clock Recovery (PCR) modulurik gabe Gaitu Bideo Sarrerako Irudiaren Portua parametroa aktibatzen duzunean.
Diseinua Adibample Files
Simulazioa	Piztu itzali	Aukera hau aktibatu behar dena sortzeko files simulazio proba-bankurako.
Sintesia	Piztu itzali	Aukera hau aktibatu behar dena sortzeko files Intel Quartus Prime konpilaziorako eta hardware diseinurako.
Sortutako HDL formatua
Sortu File Formatua	Verilog, VHDL	Hautatu zure HDL formatua gogokoena sortutako diseinurako, adibidezample fileezarri. Oharra: Aukera honek sortutako goi-mailako IP-aren formatua soilik zehazten du files. Beste guztiak files (adibample testbenches eta goi mailakoa files hardware erakustaldirako) Verilog HDL formatuan daude.
Helburuak garatzeko kit
Hautatu Arbela	• Garapen Kitrik ez • Intel Agilex I-Series Garapen Kit	Hautatu zuzendutako diseinurako taula, adibidezample. • Garapen kitrik gabe: aukera honek diseinurako hardware-alderdi guztiak baztertzen ditu, adibidezample. IP nukleoak pin esleipen guztiak pin birtualetan ezartzen ditu. • Intel Agilex I-Series FPGA Development Kit: Aukera honek automatikoki hautatzen du proiektuaren xede-gailua garapen-kit honetako gailuarekin bat etor dadin. Helburuko gailua alda dezakezu Aldatu helburuko gailua parametroa erabiliz, zure taularen berrikuspenak gailuaren aldaera desberdina badu. IP nukleoak pin esleipen guztiak ezartzen ditu garapen-kitaren arabera. Oharra: Aurretiazko Diseinua AdibampLekua ez dago hardwarean funtzionalki egiaztatuta Quartus bertsio honetan. • Custom Development Kit: Aukera honek diseinua ahalbidetzen du adibidezampIntel FPGA batekin hirugarrenen garapen-kit batean probatu behar da. Baliteke pin-esleipenak zure kabuz ezarri behar izatea.
	Xede Gailua
Aldatu xede gailua	Piztu itzali	Aktibatu aukera hau eta hautatu garapen-kitaren gailuaren aldaera hobetsia.

Loopback diseinu paraleloa Adibamples

DisplayPort Intel FPGA IP diseinua adibidezampDisplayPort RX instantziatik DisplayPort TX instantziara loopback paraleloa erakusten dute Pixel Clock Recovery (PCR) modulurik gabe abiadura estatikoan.
3. taula. DisplayPort Intel FPGA IP Diseinua AdibampIntel Agilex F-tile gailurako le

Diseinua Adibample	Izendapena	Datu-tasa	Kanal modua	Loopback mota
DisplayPort SST loopback paraleloa PCRrik gabe	DisplayPort SST	HBR3	Simplex	PCRrik gabeko paraleloa

2.1. Intel Agilex F-tile DisplayPort SST Parallel Loopback Diseinu Ezaugarriak
SST loopback diseinu paraleloa adibidezampbideo-korronte bakar baten transmisioa erakusten dute DisplayPort konketatik DisplayPort iturrira Pixel Clock Recovery (PCR) abiadura estatikoan.

6. Irudia. Intel Agilex F-tile DisplayPort SST Parallel Loopback PCR gabe

• Aldaera honetan, DisplayPort iturriaren parametroa, TX_SUPPORT_IM_ENABLE, aktibatuta dago eta bideo-irudien interfazea erabiltzen da.
• DisplayPort konketa-k kanpoko bideo-iturritik (adibidez, GPU) bideo- edo audio-streaminga jasotzen du eta bideo-interfaze paraleloan deskodetzen du.
• DisplayPort konketa bideo-irteerak DisplayPort iturburuko bideo-interfazea zuzenean gidatzen du eta DisplayPort esteka nagusian kodetzen du monitorera transmititu aurretik.
• IOPLL-k maiztasun finko batean gidatzen ditu DisplayPort konketa eta iturburuko bideo-erlojuak.
• DisplayPort konketa eta iturburuko MAX_LINK_RATE parametroa HBR3-n konfiguratuta badago eta PIXELS_PER_CLOCK Quad-ean konfiguratuta badago, bideo-erlojuak 300 MHz funtzionatuko du 8Kp30 pixel-tasa onartzen duen (1188/4 = 297 MHz).

2.2. Erlojuaren eskema
Erlojuaren eskemak DisplayPort Intel FPGA IP diseinuko erloju-domeinuak erakusten ditu, adibidezample.
7. Irudia. Intel Agilex F-tile DisplayPort Transceiver erloju-eskema

4. taula. Erlojuaren eskemaren seinaleak

Erlojua diagraman	Deskribapena
SysPLL refclk	F-tile System PLL erreferentziako erlojua, irteerako maiztasun horretarako Sistema PLLrekin zati daitekeen edozein erloju-maiztasuna izan daitekeena. Diseinu honetan adibidezample, system_pll_clk_link eta rx/tx refclk_link SysPLL refclk bera partekatzen ari da, hau da, 150Mhz. Doako erloju bat izan behar du, transceptor dedikatuaren erreferentziako erlojuaren pin batetik Reference eta System PLL Clocks IP-en sarrerako erloju atakara konektatuta dagoena, dagokion irteerako ataka DisplayPort Phy Top-era konektatu aurretik.
system_pll_clk_link	DisplayPort tasa guztiak onartzen dituen Sistemaren PLL irteerako maiztasuna 320Mhz-koa da. Diseinu hau adibidezample-ek 900 Mhz-ko (altuena) irteerako maiztasuna erabiltzen du, SysPLL refclk 150 Mhz den rx/tx refclk_link-ekin partekatu ahal izateko.
rx_cdr_refclk_link/tx_pll_refclk_link	Rx CDR eta Tx PLL Link refclk 150 Mhz-ra finkatuta DisplayPort datu-tasa guztiak onartzeko.
rx_ls_clkout/tx clkout da	DisplayPort Link Speed ​​Clock DisplayPort IP nukleoa ikusteko. Datu-tasaren baliokidea den maiztasuna datu paraleloen zabalerarekin zatitzen du. Example: Maiztasuna = datu-tasa/datuen zabalera = 8.1G (HBR3) / 40bit = 202.5 ​​Mhz

2.3. Simulazio proba-bankua
Simulazio proba-bankuak DisplayPort TX serieko loopback RX-ra simulatzen du.
8. Irudia. DisplayPort Intel FPGA IP Simplex moduko simulazioa proba-bankuaren bloke-diagrama

5. Taula. Testbankuaren osagaiak

Osagaia	Deskribapena
Bideo-ereduen sorgailua	Sorgailu honek konfigura ditzakezun kolore-barra ereduak sortzen ditu. Bideo formatuaren denbora parametroa dezakezu.
Testbench Kontrola	Bloke honek simulazioaren proba-sekuentzia kontrolatzen du eta beharrezko estimulu-seinaleak sortzen ditu TX nukleora. Testbench-eko kontrol-blokeak CRC balioa ere irakurtzen du iturritik zein harraskatik, konparaketak egiteko.
RX Link Speed ​​Clock Frequency Checker	Egiaztatzaile honek egiaztatzen du berreskuratutako erloju-maiztasuna RX transzeitorea nahi den datu-abiadurarekin bat datorrela.
TX Link Speed ​​Clock Frequency Checker	Egiaztatzaile honek egiaztatzen du berreskuratutako erloju-maiztasuna berreskuratutako TX transzeitorea nahi den datu-abiadurarekin bat datorren.

Simulazio proba-bankuak egiaztapen hauek egiten ditu:
6. Taula. Proba-bankuaren egiaztapenak

Proba-irizpideak	Egiaztapena
• Link Training Data Rate HBR3-n • Irakurri DPCD erregistroak DP Egoerak TX eta RX Link Speed ​​maiztasuna ezartzen eta neurtzen duen egiaztatzeko.	Frequency Checker integratzen du Link Speed ​​erlojuaren maiztasun-irteera TX eta RX transceptor-etik.
• Exekutatu bideo eredua TXtik RXra. • Egiaztatu CRC bai iturrirako eta bai harraskarako, bat datozen egiaztatzeko	• Bideo-ereduen sorgailua DisplayPort iturburura konektatzen du bideo-eredua sortzeko. • Testbench-eko kontrolak DPTX eta DPRX erregistroetatik Iturria eta Sink CRC irakurtzen ditu eta CRC balioak berdinak direla ziurtatzeko konparatzen du. Oharra: CRC kalkulatzen dela ziurtatzeko, Support CTS test automatizazio parametroa gaitu behar duzu.

DisplayPort Intel-erako dokumentuen berrikuspen historia

Agilex F-tile FPGA IP Diseinua Adibample Erabiltzailearen Gida

Dokumentuaren bertsioa	Intel Quartus Prime bertsioa	IP bertsioa	Aldaketak
2021.12.13	21.4	21.0.0	Hasierako kaleratzea.

Intel Corporation. Eskubide guztiak erreserbatuak. Intel, Intel logotipoa eta beste Intel marka Intel Corporation edo bere filialen marka komertzialak dira. Intel-ek bere FPGA eta erdieroaleen produktuen errendimendua bermatzen du uneko zehaztapenekin, Intel-en berme estandarraren arabera, baina edozein unetan edozein produktu eta zerbitzutan aldaketak egiteko eskubidea gordetzen du jakinarazi gabe. Intel-ek ez du bere gain hartzen hemen deskribatutako edozein informazio, produktu edo zerbitzuren aplikazio edo erabileratik eratorritako erantzukizunik edo erantzukizunik, Intel-ek idatziz berariaz hitzartutakoa izan ezik. Intel-eko bezeroei gomendatzen zaie gailuaren zehaztapenen azken bertsioa eskuratzea argitaratutako edozein informaziotan oinarritu aurretik eta produktu edo zerbitzuen eskaerak egin aurretik.
*Beste izen eta markak beste batzuen jabetza direla erreklamatu daitezke.
ISO 9001: 2015 Erregistratua

Lineako bertsioa
Bidali Iritzia
UG-20347
ID: 709308
Bertsioa: 2021.12.13

Dokumentuak / Baliabideak

intel DisplayPort Agilex F-Tile FPGA IP Diseinua Adibample [pdfErabiltzailearen gida DisplayPort Agilex F-Tile FPGA IP Diseinua Adibample, DisplayPort Agilex, F-Tile FPGA IP Design Example, F-Tile FPGA IP Diseinua, FPGA IP Diseinua Adibample, IP Diseinua Adibample, IP Diseinua, UG-20347, 709308

Erreferentziak

• Erabiltzailearen eskuliburua