FPGA IP
Disain ntample Kasutusjuhend
F-Tile 25G Ethernet Intel®
Värskendatud Intel® Quartus® jaoks
Prime Design Suite: 22.3
IP-versioon: 1.0.0

Kiirjuhend

F-tile 25G Ethernet Intel FPGA IP Intel Agilex™ seadmetele võimaldab luua disainiamples valitud konfiguratsioonide jaoks.
Joonis 1. Disain Example Kasutamine

Kataloogi struktuur

Joonis 2. 25G Ethernet Intel FPGA IP Design Example Kataloogistruktuur

• Simulatsioon files (ainult simulatsiooni katsestend) asuvadample_dir>/example_testbench.
• Ainult koostamiseks mõeldud kujundus example asub linnasample_dir>/ koostamise_testi_kujundus.
• Riistvara konfiguratsioon ja test files (kujundus ntample in riistvara) asuvadample_dir>/hardware_test_design.

Tabel 1. Kataloog ja File Kirjeldused

File Nimed	Kirjeldus
eth_ex_25g.qpf	Intel Quartus® Prime projekt file.
eth_ex_25g.qsf	Intel Quartus Prime'i projekti sätted file.
eth_ex_25g.sdc	Sünopsia disainipiirangud file. Saate seda kopeerida ja muuta file teie enda 25 GbE Intel FPGA IP-tuuma disaini jaoks.
eth_ex_25g.v	Tipptasemel Verilog HDL disain example file. Ühe kanaliga disain kasutab Verilogi file.
tavaline/	Riistvara disain ntample toetada files.
hwtest/main.tcl	Peamine file süsteemikonsooli juurdepääsuks.

Disaini loomine Example

Joonis 4. Example Design Tab F-tile 25G Ethernet Intel FPGA IP parameetrite redaktoris

Järgige neid samme, et luua riistvarakujundus ntample ja testbench:

1. Intel Quartus Prime Pro väljaandes klõpsake nuppu File ➤ Uue projektiviisard uue Quartus Prime'i projekti loomiseks või File ➤ Olemasoleva Quartus Prime'i projekti avamiseks avage projekt. Viisard palub teil määrata seadme.
2. Otsige üles ja valige IP-kataloogist 25G Ethernet Intel FPGA IP Agilexi jaoks. Ilmub aken New IP Variation.
3. Määrake oma IP-variatsioonile tipptaseme nimi ja klõpsake nuppu OK. Parameetriredaktor lisab tipptaseme .ip file automaatselt praegusesse projekti. Kui teil palutakse .ip käsitsi lisada file projekti jaoks klõpsake nuppu Projekt ➤ Lisa/Eemalda Files projekti lisamiseks file.
4. Tarkvaras Intel Quartus Prime Pro Edition peate valima väljal Device konkreetse Intel Agilexi seadme või säilitama Intel Quartus Prime tarkvara pakutud vaikeseadme.
   Märkus. Riistvara disain ntample kirjutab valiku sihtplaadil oleva seadmega üle. Sihtplaadi määrate kujunduse menüüst ntample valikud Example Disain vahekaart.
5. Klõpsake nuppu OK. Ilmub parameetriredaktor.
6. Määrake vahekaardil IP oma IP-tuumavariatsiooni parameetrid.
7. On Example Disain vahekaart, ntample Kujundus Files, valige teststendi loomiseks suvand Simulatsioon ja riistvarakujunduse genereerimiseks valige suvand Sünteesample. Ainult Verilog HDL files on loodud.
   Märkus. Funktsionaalne VHDL-i IP-tuum pole saadaval. Määrake oma IP-tuuma disaini jaoks ainult Verilog HDL, ntample.
8. Sihtarenduskomplekti jaoks valige Agilex I-seeria Transceiver-SoC Dev Kit
9. Klõpsake nuppu Genereeri eksample Disain nupp. Vali ExampIlmub aken Design Directory.
10. Kui soovite kujundust muuta, ntample kataloogi tee või nimi kuvatavatest vaikeväärtustest (alt_e25_f_0_example_design), sirvige uut teed ja tippige uus kujundus example kataloogi nimi (ample_dir>).
11. Klõpsake nuppu OK.

1.2.1. Disain ntample Parameetrid
Tabel 2. Näidises olevad parameetridample Disain Tab

Parameeter	Kirjeldus
Example Kujundus	Saadaval exampIP parameetrite seadistuste kujundused. Ainult ühe kanaliga ntample disain on selle IP jaoks toetatud.
Example Kujundus Files	The files genereerida erineva arendusfaasi jaoks. • Simulatsioon – genereerib vajaliku files endise jäljendamiseksampdisain. • Süntees – genereerib sünteesi files. Kasutage neid files koostada kujundus tarkvaras Intel Quartus Prime Pro Edition riistvara testimiseks ja staatilise ajastuse analüüsi tegemiseks.
Genereeri File Vorming	RTL-i formaat files simulatsiooniks – Verilog.
Valige juhatus	Toetatud riistvara disaini rakendamiseks. Kui valite Inteli FPGA arendusplaadi, kasutage näiteks disaini sihtseadmena seadet AGIB027R31B1E2VROample põlvkond. Agilex I-seeria transiiver-SoC arenduskomplekt: see valik võimaldab teil testidaample valitud Inteli FPGA IP arenduskomplektil. See valik valib automaatselt AGIB027R31B1E2VRO sihtseadme. Kui teie tahvli versioonil on erinev seadmeklass, saate sihtseadet muuta. Puudub: See valik välistab disaini riistvara aspektid, ntample.

1.3. Paani genereerimine Files

Support-Logic Generation on sünteesieelne samm, mida kasutatakse plaatidega seotud loomiseks files on vajalik simulatsiooniks ja riistvara kujundamiseks. Plaatide genereerimine on vajalik kõigi jaoks
F-plaatidel põhinevad disainisimulatsioonid. Peate selle sammu täitma enne simulatsiooni.

1. Liikuge käsureal oma endises kaustas compilation_test_designampdisain: cd /koostamise_testi_kujundus.
2. Käivitage järgmine käsk: quartus_tlg alt_eth_25g

1.4. F-tile 25G Etherneti Intel FPGA IP disaini simuleerimine 
Example Testbench
Disaini saate kompileerida ja simuleerida, käivitades käsurealt simulatsiooniskripti.

1. Muutke käsureal testbenchi simuleerivat töökataloogi: cdample_dir>/ex_25g/sim.
2. Käivitage IP-seadistuse simulatsioon:ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

Tabel 3. Testbenchi simuleerimise sammud

Simulaator	Juhised
VCS*	Tippige käsureale sh run_vcs.sh
QuestaSim*	Tippige käsureale vsim -do run_vsim.do -logfile vsim.log Kui eelistate simuleerida ilma QuestaSim GUI-d kasutamata, tippige vsim -c -do run_vsim.do -logfile vsim.log
Kadents - Xcelium*	Tippige käsureale sh run_xcelium.sh

Edukas simulatsioon lõpeb järgmise teatega:
Simulatsioon läbitud. või Testbench on valmis.
Pärast edukat lõpetamist saate tulemusi analüüsida.
1.5. Disaini koostamine ja konfigureerimine Example riistvaras
25G Ethernet Intel FPGA IP tuumaparameetrite redaktor võimaldab teil kompileerida ja konfigureeridaample sihtarenduskomplektil.

Disaini koostamiseks ja konfigureerimiseks ntampriistvara osas toimige järgmiselt.

1. Käivitage tarkvara Intel Quartus Prime Pro Edition ja valige kujunduse koostamiseks käsk Töötlemine ➤ Alusta kompileerimist.
2. Pärast SRAM-i objekti loomist file .sof, järgige neid samme, et programmeerida riistvarakujundus ntampIntel Agilexi seadmes:
   a. Menüüs Tööriistad klõpsake nuppu Programmeerija.
   b. Programmeerijas klõpsake nuppu Riistvara häälestus.
   c. Valige programmeerimisseade.
   d. Valige ja lisage Intel Agilexi plaat oma Intel Quartus Prime Pro Editioni seansile.
   e. Veenduge, et režiimiks on valitud JTAG.
   f. Valige Intel Agilexi seade ja klõpsake nuppu Lisa seade. Programmeerija kuvab
   teie pardal olevate seadmete vaheliste ühenduste plokkskeem.
   g. Märkige oma .sof-i real märkeruut faili .sof jaoks.
   h. Märkige ruut veerus Program/Configure.
   i. Klõpsake nuppu Start.

1.6. F-tile 25G Etherneti Inteli FPGA IP riistvaradisaini testimine Example
Pärast F-tile 25G Etherneti Inteli FPGA IP-tuumadisaini kompileerimist, ntample ja konfigureerige see oma Intel Agilexi seadmes, saate IP-tuuma programmeerimiseks kasutada süsteemikonsooli.
Süsteemikonsooli sisselülitamiseks ja riistvara disaini testimiseks, ntample, järgige neid samme:

1. Intel Quartus Prime Pro Editioni tarkvaras valige Tööriistad ➤ Süsteem
   Silumistööriistad ➤ Süsteemikonsool süsteemikonsooli käivitamiseks.
2. Tippige Tcl-konsooli paanil cd hwtest, et muuta kataloogi / riistvara_testi_kujundus/hwtest.
3. Tippige lähtekoodiga main.tcl, et avada ühendus J-gaTAG meister.

Järgige testimisprotseduuri disainilahenduse jaotises Riistvara testimine ntample ja jälgige testitulemusi süsteemikonsoolis.

F-tile 25G Etherneti disain Example Intel Agilexi seadmete jaoks

F-tile 25G Etherneti disain example demonstreerib Etherneti lahendust Intel Agilexi seadmetele, mis kasutavad 25G Etherneti Inteli FPGA IP-tuuma.
Loo kujundus ntample Example 25G Etherneti Inteli FPGA IP parameetriredaktori vahekaart Disain. Samuti saate valida, kas luua kujundus koos või ilma
RS-FEC (Reed-Solomon Forward Error Correction) funktsioon.
2.1. Omadused

• Toetab üht Etherneti kanalit, mis töötab 25G juures.
• Loob disaini ntample RS-FEC funktsiooniga.
• Pakub testbenchi ja simulatsiooni skripti.
• Eksisteerib F-tile viite ja süsteemi PLL kellad Intel FPGA IP IP konfiguratsiooni põhjal.

2.2. Riist- ja tarkvaranõuded
Intel kasutab disaini testimiseks järgmist riist- ja tarkvara, ntample Linuxi süsteemis:

• Tarkvara Intel Quartus Prime Pro Edition.
• Siemens* EDA QuestaSim, Synopsys* VCS ja Cadence Xceliumi simulaator.
• Intel Agilex I-seeria transiiveri-SoC arenduskomplekt (AGIB027R31B1E2VRO) riistvara testimiseks.

2.3. Funktsionaalne kirjeldus
F-tile 25G Etherneti disain example koosneb MAC+PCS+PMA tuumavariandist. Järgmised plokkskeemid näitavad F-tile 25G Etherneti disainilahenduse MAC+PCS+PMA tuumavariandi disainikomponente ja tipptaseme signaale.ample.
Joonis 5. Plokkskeem – F-tile 25G Etherneti disain Example (MAC+PCS+PMA põhivariant)

2.3.1. Disaini komponendid
Tabel 4. Disaini komponendid

Komponent	Kirjeldus
F-tile 25G Ethernet Intel FPGA IP	Koosneb MAC-ist, PCS-ist ja transiiverist PHY, järgmise konfiguratsiooniga: • Põhivariant: MAC+PCS+PMA • Voolu juhtimise lubamine: valikuline • Luba lingi tõrke genereerimine: valikuline • Luba preambuli läbimine: valikuline • Luba statistika kogumine: valikuline • Luba MAC-i statistikaloendurid: valikuline • Võrdluskella sagedus: 156.25 Disaini jaoks ntampRS-FEC funktsiooniga on konfigureeritud järgmine lisaparameeter: • Luba RS-FEC: valikuline
F-plaadi viide ja süsteemi PLL-kellad Intel FPGA IP	F-tile viite ja süsteemi PLL-kellade Intel FPGA IP parameetriredaktori sätted ühtivad F-tile 25G Ethernet Intel FPGA IP nõuetega. Kui loote kujunduse ntample kasutades Genereeri eksample Kujundus nuppu IP-parameetrite redaktoris, ilmub IP automaatselt. Kui loote oma disaini, ntample, peate selle IP-aadressi käsitsi looma ja ühendama kõik I/O-pordid. Selle IP-aadressi kohta teabe saamiseks vaadake F-Tile Architecture ning PMA ja FEC Direct PHY IP kasutusjuhend.
Kliendi loogika	Koosneb: • Liiklusgeneraator, mis genereerib edastamiseks saripakette 25G Etherneti Inteli FPGA IP-tuumale. • Liiklusmonitor, mis jälgib saripakette, mis tulevad 25G Etherneti Inteli FPGA IP tuumast.
Allikas ja sond	Allika- ja sondisignaalid, sealhulgas süsteemi lähtestamise sisendsignaal, mida saate kasutada silumiseks.

Seotud teave
F-Tile Architecture ning PMA ja FEC Direct PHY IP kasutusjuhend

Simulatsioon

Testpink saadab liiklust läbi IP-tuuma, rakendades IP-tuuma edastus- ja vastuvõtupoolt.
2.4.1. Katselaud
Joonis 6. F-tile 25G Etherneti Intel FPGA IP Design Ex. plokkskeemample Simulation Testbench

Tabel 5. Testpingi komponendid

Komponent	Kirjeldus
Seade testimisel (DUT)	25G Etherneti Inteli FPGA IP-tuum.
Etherneti pakettgeneraator ja paketimonitor	• Pakettgeneraator genereerib kaadreid ja edastab need DUT-le. • Packet Monitor jälgib TX ja RX andmeteid ning kuvab kaadreid simulaatori konsoolis.
F-plaadi viide ja süsteemi PLL-kellad Intel FPGA IP	Genereerib transiiveri ja süsteemi PLL-i referentskellad.

2.4.2. Simulatsiooni disain ntample Komponendid
Tabel 6. F-tile 25G Etherneti disain Näidample Testbench File Kirjeldused

File Nimi	Kirjeldus
Testpink ja simulatsioon Files
basic_avl_tb_top.v	Tipptasemel katselaud file. Testpink loob DUT-i, teostab Avalon®-i mälukaardistatud konfiguratsiooni disainikomponentide ja kliendiloogika jaoks ning saadab ja võtab vastu pakette 25G Etherneti Inteli FPGA IP-le või sealt vastu.
Testbenchi skriptid
jätkus…

File Nimi	Kirjeldus
run_vsim.do	ModelSimi skript testbenchi käitamiseks.
run_vcs.sh	Synopsys VCS-i skript testbenndi käitamiseks.
run_xcelium.sh	Cadence Xceliumi skript testbenchi käivitamiseks.

2.4.3. Testjuhtum
Simulatsiooni testjuhtum teostab järgmisi toiminguid:

1. Moodustab F-tile 25G Ethernet Intel FPGA IP ja F-Tile Reference ja System PLL Clocks Intel FPGA IP.
2. Ootab, kuni RX-kell ja PHY olekusignaal settivad.
3. Prindib PHY oleku.
4. Saadab ja võtab vastu 10 kehtivat andmeid.
5. Analüüsib tulemusi. Õnnestunud katsestendil kuvatakse teade "Testbench complete.".

Järgmised sampväljund illustreerib edukat simulatsioonikatset:

Koostamine

Järgige protseduuri, mis on toodud jaotises Design Ex. kompileerimine ja konfigureerimineample in Riistvara kujunduse koostamiseks ja konfigureerimiseks example valitud riistvaras.
Ressursikasutust ja Fmax-i saate hinnata ainult koostamiseks mõeldud kujunduse ntample. Saate oma kujunduse kompileerida, kasutades käsku Alusta kompileerimist
Töötlemismenüü tarkvaras Intel Quartus Prime Pro Edition. Eduka kompileerimise korral genereeritakse koostamisaruande kokkuvõte.
Lisateavet leiate Intel Quartus Prime Pro Editioni kasutusjuhendist Disaini koostamine.
Seotud teave

• Disaini koostamine ja konfigureerimine Example jaotises Riistvara lk 7
• Disaini koostamine Intel Quartus Prime Pro väljaande kasutusjuhendis

2.6. Riistvara testimine
Riistvara disainis ntample, saate programmeerida IP-tuuma sisemise jada tagasilülituse režiimis ja genereerida liiklust edastuspoolel, mis loob tagasi läbi vastuvõtupoole.
Disaini testimiseks järgige protseduuri, mis on esitatud seotud teabe lingilample valitud riistvaras.
Seotud teave
F-tile 25G Etherneti Inteli FPGA IP riistvaradisaini testimine Exampvt lk 8
2.6.1. Katse protseduur
Disaini testimiseks järgige neid samme ntample riistvaras:

1. Enne selle disaini riistvara testimise käivitamist, ntample, peate süsteemi lähtestama:
   a. Vaikeallika ja proovi GUI jaoks klõpsake nuppu Tööriistad ➤ Süsteemisisene allikate ja proovide redaktor.
   b. Lähtestamise rakendamiseks lülitage süsteemi lähtestussignaal (Allikas [3:0]) 7-lt 8-le ja süsteemi lähtestamisolekust vabastamiseks tagastage süsteemi lähtestussignaal 7-le.
   c. Jälgige sondi signaale ja veenduge, et olek on kehtiv.
2. Navigeerige süsteemikonsoolis kausta hwtest ja käivitage käsk: source main.tcl, et valida J.TAG meister. Vaikimisi on esimene JTAG meister JTAG kett on valitud. Et valida JTAG Master Intel Agilexi seadmete jaoks, käivitage see käsk: set_jtag <sobiva J numberTAG meister>. Ntample: set_jtag 1.
3. Käivitage jadaloop-testi käivitamiseks süsteemikonsoolis järgmised käsud:

Tabel 7. Käskude parameetrid

Parameeter	Kirjeldus	Example Kasutamine
chkphy_status	Kuvab kella sagedusi ja PHY luku olekut.	% chkphy_status 0 # Kontrollige lingi 0 olekut
chkmac_stats	Kuvab väärtused MAC statistika loendurites.	% chkmac_stats 0 # Kontrollib lingi 0 maci statistikaloendurit
selge_kõik_statistika	Tühjendab IP põhistatistika loendurid.	% clear_all_stats 0 # Tühjendab lingi 0 statistikaloendurit
algus_gen	Käivitab pakettide generaatori.	% start_gen 0 # Alusta paketi genereerimist lingil 0
stop_gen	Peatab pakettide generaatori.	% stop_gen 0 # Peatage paketi genereerimine lingil 0
loop_on	Lülitab sisse sisemise jada tagasilülituse.	% loop_on 0 # Lülitage lingil 0 sisse sisemine tagasisilmus
loop_off	Lülitab sisemise jada tagasilülituse välja.	% loop_off 0 # Lülitage sisemine tagasisilmus lingil 0 välja
reg_read	Tagastab IP-tuumregistri väärtuse at .	% reg_read 0x402 # Loe IP CSR-i registrit lingi 402 aadressil 0
reg_write	Kirjutab IP-tuumregistrisse aadressil .	% reg_write 0x401 0x1 # Kirjuta 0x1 IP CSR-i kriimustusregistrisse lingi 401 aadressil 0

a. Tippige loop_on sisemise jada tagasilülituse režiimi sisselülitamiseks.
b. Tippige chkphy_status PHY oleku kontrollimiseks. Stabiilse lingi jaoks peaksid TXCLK, RXCLK ja RX olekutel olema samad väärtused, mis on allpool näidatud.

c. Tippige clear_all_stats TX ja RX statistika registrite kustutamiseks.
d. Tippige algus_gen pakettide genereerimise alustamiseks.
e. Tippige stop_gen pakettide genereerimise peatamiseks.
f. Tippige chkmac_stats TX ja RX statistika loendurite lugemiseks. Veendu, et:
i. Edastatud pakettkaadrid vastavad vastuvõetud pakettkaadritele.
ii. Vearaame ei võeta vastu.
g. Tippige loop_off sisemise jada tagasilülituse väljalülitamiseks.
Joonis 7. Sample Test Output – TX ja RX statistika loendurid

F-tile 25G Etherneti FPGA IP Design Ex. dokumendi läbivaatamise ajaluguample Kasutusjuhend

Dokumendi versioon	Intel Quartus Prime versioon	IP-versioon	Muudatused
2022.10.14	22.3	1.0.0	Esialgne vabastamine.

Intel Corporation. Kõik õigused kaitstud. Intel, Inteli logo ja muud Inteli kaubamärgid on Intel Corporationi või selle tütarettevõtete kaubamärgid. Intel garanteerib oma FPGA ja pooljuhttoodete toimimise praeguste spetsifikatsioonide kohaselt vastavalt Inteli standardgarantiile, kuid jätab endale õiguse teha mis tahes tooteid ja teenuseid igal ajal ilma ette teatamata. Intel ei võta endale mingit vastutust ega kohustusi, mis tulenevad siin kirjeldatud teabe, toote või teenuse rakendusest või kasutamisest, välja arvatud juhul, kui Intel on sellega sõnaselgelt kirjalikult nõustunud. Inteli klientidel soovitatakse hankida seadme spetsifikatsioonide uusim versioon enne avaldatud teabele tuginemist ja enne toodete või teenuste tellimuste esitamist. *Teisi nimesid ja kaubamärke võidakse pidada teiste omandiks.
ISO
9001:2015
Registreeritud

Online versioon
Saada tagasisidet
ID: 750200
Versioon: 2022.10.14

Dokumendid / Ressursid

intel F-Tile 25G Ethernet FPGA IP Design Example [pdfKasutusjuhend F-Tile 25G Ethernet FPGA IP Design Example, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Design Example, IP Design Example, 750200

Viited

• Kasutusjuhend