DisplayPort Agilex F-Tile FPGA IP Design Example
Kasutusjuhend
Värskendatud Intel® Quartus® Prime Design Suite'i jaoks: 21.4
IP-versioon: 21.0.0

DisplayPort Intel FPGA IP Design Example kiirjuhend

DisplayPort Intel® FPGA IP disain exampIntel Agilex™ F-tile seadmete jaoks mõeldud seadmetel on simuleeriv katsestend ja riistvarakujundus, mis toetab kompileerimist ja riistvara testimist.
DisplayPort Intel FPGA IP pakub järgmist disaini, ntampvähem:

• DisplayPort SST paralleelne loopback ilma piksli kella taastamise (PCR) moodulita staatilise kiirusega

Kui loote kujunduse ntample, loob parameetriredaktor automaatselt fileon vajalik disaini simuleerimiseks, kompileerimiseks ja testimiseks riistvaras.
Märkus. Intel Quartus® Prime 21.4 tarkvaraversioon toetab ainult Preliminary Design Example simulatsiooni, sünteesi, kompileerimise ja ajastuse analüüsi eesmärgil. Riistvara funktsionaalsus pole täielikult kinnitatud.
Joonis 1. Arendus Stages

Seotud teave

• DisplayPort Intel FPGA IP kasutusjuhend
• Üleminek Intel Quartus Prime Pro Editionile

1.1. Kataloogi struktuur
Joonis 2. Kataloogistruktuur

Tabel 1. Disain Näitample Komponendid

Kaustad	Files
rtl/core	dp_core.ip
	dp_rx.ip
	dp_tx.ip
rtl/rx_phy	dp_gxb_rx/ ((DP PMA UX ehitusplokk)
	dp_rx_data_fifo.ip
	rx_top_phy.sv
rtl/tx_phy	dp_gxb_rx/ ((DP PMA UX ehitusplokk)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Riist- ja tarkvaranõuded
Intel kasutab disaini testimiseks järgmist riist- ja tarkvara, ntample:
Riistvara

• Intel Agilex I-seeria arenduskomplekt

Tarkvara

• Intel Quartus Prime
• Sünopsia* VCL-i simulaator

1.3. Disaini loomine
Disaini loomiseks kasutage Intel Quartus Prime tarkvara DisplayPort Intel FPGA IP parameetriredaktoritample.
Joonis 3. Kujundusvoo genereerimine

1. Valige Tööriistad ➤ IP-kataloog ja valige sihtseadmete perekonnaks Intel Agilex F-tile.
   Märkus: disain ntample toetab ainult Intel Agilex F-tile seadmeid.
2. Leidke IP-kataloogis DisplayPort Intel FPGA IP ja topeltklõpsake sellel. Ilmub aken New IP Variation.
3. Määrake oma kohandatud IP-variatsioonile tipptaseme nimi. Parameetriredaktor salvestab IP-variatsiooni sätted a file nimega .ip.
4. Saate väljal Seade valida konkreetse Intel Agilex F-tile seadme või säilitada Intel Quartus Prime'i tarkvaraseadme vaikevaliku.
5. Klõpsake nuppu OK. Ilmub parameetriredaktor.
6. Seadistage soovitud parameetrid nii TX kui ka RX jaoks
7. Disaini kohta Exampvahekaardil valige DisplayPort SST Parallel Loopback ilma PCR-ita.
8. Valige katsestendi loomiseks Simulatsioon ja riistvarakujunduse genereerimiseks valige Sünteesample. Disaini loomiseks peate valima vähemalt ühe neist valikutestample files. Kui valite mõlemad, on genereerimisaeg pikem.
9. Klõpsake nuppu Genereeri eksample Disain.

1.4. Disaini simuleerimine
DisplayPort Intel FPGA IP disain example testbench simuleerib jadaloop-konstruktsiooni TX-eksemplarilt RX-eksemplarile. Sisemine videomustri generaatori moodul juhib DisplayPort TX-i eksemplari ja RX-i eksemplari videoväljund ühendub katsestendi CRC-kontrolleritega.
Joonis 4. Disaini simulatsioonivoog

1. Minge Synopsysi simulaatori kausta ja valige VCS.
2. Käivitage simulatsiooniskript.
   Allikas vcs_sim.sh
3. Skript teostab Quartuse TLG-d, kompileerib ja käivitab simulaatoris testimise.
4. Analüüsige tulemust.
   Edukas simulatsioon lõpeb allika ja valamu SRC võrdlusega.

1.5. Disaini koostamine ja simuleerimine
Joonis 5. Disaini koostamine ja simuleerimine

Riistvara näidistesti koostamiseks ja käivitamiseksampkujundamisel järgige neid samme:

1. Veenduge, et riistvara ntampdisaini genereerimine on lõppenud.
2. Käivitage tarkvara Intel Quartus Prime Pro Edition ja avage /quartus/agi_dp_demo.qpf.
3. Klõpsake nuppu Töötlemine ➤ Alusta kompileerimist.
4. Oodake, kuni kompileerimine on lõppenud.

Märkus. Disain example ei kontrolli funktsionaalselt eelprojekti Exampselle Quartuse väljaande riistvara kohta.
Seotud teave
Intel Agilex I-seeria FPGA arenduskomplekti kasutusjuhend

1.6. DisplayPort Intel FPGA IP Design Example Parameetrid
Tabel 2. DisplayPort Intel FPGA IP Design ExampIntel Agilex F-tile Device parameetrid

Parameeter	Väärtus	Kirjeldus
Saadaval disain Example
Valige Disain	• Puudub • DisplayPort SST Parallel Loopback ilma PCR-ita	Valige disain ntample genereerida. • Puudub: kujundus puudub ntample on saadaval praeguse parameetrivaliku jaoks • DisplayPort SST Parallel Loopback ilma PCR-ita: see disain ntampKui lülitate sisse parameetri Enable Video Input Image Port, demonstreerib paralleelset loopbacki DisplayPorti valamult DisplayPorti allikale ilma piksli kella taastamise (PCR) moodulita.
Disain ntample Files
Simulatsioon	Sisse välja	Vajaliku genereerimiseks lülitage see valik sisse files simulatsiooni katsestendi jaoks.
Süntees	Sisse välja	Vajaliku genereerimiseks lülitage see valik sisse files Intel Quartus Prime'i koostamiseks ja riistvara kujundamiseks.
Loodud HDL-vorming
Genereeri File Vorming	Verilog, VHDL	Valige loodud disaini jaoks eelistatud HDL-vorming, ntample fileseatud. Märkus. See suvand määrab ainult genereeritud tipptaseme IP vormingu files. Kõik teised files (nt ntample katsepingid ja tipptase files riistvara tutvustamiseks) on Verilog HDL-vormingus.
Sihtmärgi arenduskomplekt
Valige juhatus	• Arenduskomplekt puudub • Intel Agilex I-seeria Arenduskomplekt	Valige sihitud kujunduse jaoks tahvel, ntample. • Arenduskomplekt puudub: see valik välistab disaini kõik riistvaraaspektid, ntample. IP-tuum määrab kõik viigumäärangud virtuaalseteks viigudeks. • Intel Agilex I-Series FPGA arenduskomplekt: see suvand valib automaatselt projekti sihtseadme, et see sobiks selles arenduskomplektis oleva seadmega. Saate sihtseadet muuta, kasutades parameetrit Muuda sihtseadet, kui teie plaadi versioonil on mõni muu seadme variant. IP-tuum määrab kõik viigumäärangud vastavalt arenduskomplektile. Märkus. Eelprojekt Example ei ole selles Quartuse versioonis riistvara funktsionaalselt kinnitatud. • Kohandatud arenduskomplekt: see suvand võimaldab disaini ntampseda testitakse Inteli FPGA-ga kolmanda osapoole arenduskomplektiga. Võimalik, et peate ise määrama tihvtide määramise.
	Sihtseade
Muuda sihtseadet	Sisse välja	Lülitage see valik sisse ja valige arenduskomplekti jaoks eelistatud seadmevariant.

Parallel Loopback Design Examples

DisplayPort Intel FPGA IP disain exampdemonstreerivad paralleelset tagasisilmust DisplayPort RX-i eksemplarilt DisplayPort TX-eksemplarile ilma pikslikella taastamise (PCR) moodulita staatilise kiirusega.
Tabel 3. DisplayPort Intel FPGA IP Design Example Intel Agilex F-tile Device jaoks

Disain ntample	Määramine	Andmeedastuskiirus	Kanalirežiim	Loopback tüüp
DisplayPort SST paralleelsilmus ilma PCR-ita	DisplayPort SST	HBR3	Lihtne	Paralleelselt ilma PCR-ita

2.1. Intel Agilex F-tile DisplayPort SST Parallel Loopback disainifunktsioonid
SST paralleelse loopback disain ntamples demonstreerivad ühe videovoo edastamist DisplayPorti valamust DisplayPorti allikasse ilma pikslikella taastamise (PCR) staatilise kiirusega.

Joonis 6. Intel Agilex F-tile DisplayPort SST Parallel Loopback ilma PCR-ita

• Selles variandis lülitatakse sisse DisplayPorti allika parameeter TX_SUPPORT_IM_ENABLE ja kasutatakse videopildi liidest.
• DisplayPorti valamu võtab vastu video ja/või heli voogedastust välisest videoallikast (nt GPU) ja dekodeerib selle paralleelseks videoliideseks.
• DisplayPorti valamu videoväljund juhib otse DisplayPorti lähtevideoliidest ja kodeerib enne monitorile edastamist DisplayPorti põhilingile.
• IOPLL juhib nii DisplayPorti valamut kui ka lähtevideo kellasid kindla sagedusega.
• Kui DisplayPorti valamu ja allika parameeter MAX_LINK_RATE on konfigureeritud väärtusele HBR3 ja PIXELS_PER_CLOCK on konfigureeritud neljale, töötab videokell sagedusel 300 MHz, et toetada 8Kp30 pikslisagedust (1188/4 = 297 MHz).

2.2. Kella skeem
Kellastamisskeem illustreerib DisplayPort Intel FPGA IP-disaini kelladomeene, ntample.
Joonis 7. Intel Agilex F-tile DisplayPort Transiiveri kella skeem

Tabel 4. Kellaskeemi signaalid

Kell diagrammil	Kirjeldus
SysPLL refclk	F-tile System PLL referentskell, mis võib olla mis tahes taktsagedus, mis on selle väljundsageduse jaoks jagatav System PLL-ga. Selles kujunduses example, system_pll_clk_link ja rx/tx refclk_link jagavad sama SysPLL refclk-i, mis on 150 MHz. See peab olema vabalt töötav kell, mis on enne vastava väljundpordi ühendamist DisplayPort Phy Topiga ühendatud transiiveri referentskella viigust Reference and System PLL Clocks IP sisendkellaporti.
system_pll_clk_link	Minimaalne süsteemi PLL-i väljundsagedus, mis toetab kogu DisplayPorti kiirust, on 320 MHz. See disain example kasutab 900 Mhz (kõrgeimat) väljundsagedust, nii et SysPLL refclk saab jagada rx/tx refclk_linkiga, mis on 150 Mhz.
rx_cdr_refclk_link/tx_pll_refclk_link	Rx CDR ja Tx PLL Link refclk, mis fikseeriti 150 Mhz-le, et toetada kogu DisplayPorti andmeedastuskiirust.
rx_ls_clkout/tx Kas clkout	DisplayPorti lingi kiirus Kella ja kella vahel DisplayPorti IP-tuum. Sagedus, mis võrdub andmeedastuskiirusega, jagatakse paralleelse andmelaiusega. Example: Sagedus = andmeedastuskiirus / andmelaius = 8.1 G (HBR3) / 40 bitti = 202.5 ​​Mhz

2.3. Simulatsiooni testbench
Simulatsiooni testpink simuleerib DisplayPort TX-i jada tagasilülitamist RX-ile.
Joonis 8. DisplayPort Intel FPGA IP Simplex Mode Simulation Testbench Block Diagramm

Tabel 5. Testpingi komponendid

Komponent	Kirjeldus
Videomustri generaator	See generaator loob värviriba mustreid, mida saate konfigureerida. Saate parameetrid seada videovormingu ajastust.
Testbench Control	See plokk juhib simulatsiooni testjärjestust ja genereerib vajalikud stiimulisignaalid TX-tuumale. Katselaua juhtplokk loeb võrdluste tegemiseks ka CRC väärtust nii allikast kui ka valamust.
RX-lingi kiiruse kella sageduse kontrollija	See kontrollija kontrollib, kas RX-transiiveri taastatud taktsagedus vastab soovitud andmeedastuskiirusele.
TX lingi kiiruse kella sageduse kontrollija	See kontrollija kontrollib, kas TX-transiiveri taastatud taktsagedus vastab soovitud andmeedastuskiirusele.

Simulatsiooni katsestendiga tehakse järgmised kontrollid:
Tabel 6. Testbench Verifications

Testimise kriteeriumid	Kontrollimine
• Link koolitus andmeedastuskiirusega HBR3 • Lugege DPCD registreid, et kontrollida, kas DP Status seab ja mõõdab nii TX kui ka RX ühenduse kiiruse sagedust.	Integreerib sageduskontrolli, et mõõta TX- ja RX-transiiveri lingikiiruse kella sagedust.
• Käivitage videomuster TX-lt RX-ile. • Kontrollige nii allika kui ka valamu CRC-d, et kontrollida, kas need ühtivad	• Ühendab videomustri generaatori DisplayPorti allikaga, et luua videomuster. • Järgmisena loeb testpingi juhtseade DPTX- ja DPRX-registritest välja nii allika kui ka neeldumise CRC ning võrdleb, et mõlemad CRC väärtused oleksid identsed. Märkus. CRC arvutamise tagamiseks peate lubama CTS-i testimise automatiseerimise parameetri.

Dokumenteerige DisplayPort Inteli versioonide ajalugu

Agilex F-tile FPGA IP Design Example Kasutusjuhend

Dokumendi versioon	Intel Quartus Prime versioon	IP-versioon	Muudatused
2021.12.13	21.4	21.0.0	Esialgne vabastamine.

Intel Corporation. Kõik õigused kaitstud. Intel, Inteli logo ja muud Inteli kaubamärgid on Intel Corporationi või selle tütarettevõtete kaubamärgid. Intel garanteerib oma FPGA ja pooljuhttoodete toimimise praeguste spetsifikatsioonide kohaselt vastavalt Inteli standardgarantiile, kuid jätab endale õiguse teha mis tahes tooteid ja teenuseid igal ajal ilma ette teatamata. Intel ei võta endale mingit vastutust ega kohustusi, mis tulenevad siin kirjeldatud teabe, toote või teenuse rakendusest või kasutamisest, välja arvatud juhul, kui Intel on sellega sõnaselgelt kirjalikult nõustunud. Inteli klientidel soovitatakse hankida seadme spetsifikatsioonide uusim versioon enne avaldatud teabele tuginemist ja enne toodete või teenuste tellimuste esitamist.
*Teisi nimesid ja kaubamärke võidakse pidada teiste omandiks.
ISO 9001: 2015 Registreeritud

Online versioon
Saada tagasisidet
UG-20347
ID: 709308
Versioon: 2021.12.13

Dokumendid / Ressursid

intel DisplayPort Agilex F-Tile FPGA IP Design Example [pdfKasutusjuhend DisplayPort Agilex F-Tile FPGA IP Design Example, DisplayPort Agilex, F-Tile FPGA IP Design Example, F-Tile FPGA IP Design, FPGA IP Design Example, IP Design Example, IP disain, UG-20347, 709308

Viited

• Kasutusjuhend