FPGA IP
Design Example Οδηγός χρήσης
F-Tile 25G Ethernet Intel®
Ενημερώθηκε για Intel® Quartus®
Prime Design Σουίτα: 22.3
Έκδοση IP: 1.0.0

Οδηγός γρήγορης εκκίνησης

Το F-tile 25G Ethernet Intel FPGA IP για συσκευές Intel Agilex™ παρέχει τη δυνατότητα δημιουργίας σχεδίου examples για επιλεγμένες διαμορφώσεις.
Εικόνα 1. Σχεδιασμός Εξample Χρήση

Δομή καταλόγου

Εικόνα 2. 25G Ethernet Intel FPGA IP Design Example Δομή καταλόγου

• Η προσομοίωση files (testbench μόνο για προσομοίωση) βρίσκονται στοample_dir>/π.χample_testbench.
• Το σχέδιο μόνο για συλλογή π.χampΤο le βρίσκεται στοample_dir>/ compilation_test_design.
• Η διαμόρφωση και η δοκιμή υλικού files (το σχέδιο π.χample in hardware) βρίσκονται σεample_dir>/hardware_test_design.

Πίνακας 1. Κατάλογος και File Περιγραφές

File Ονόματα	Περιγραφή
eth_ex_25g.qpf	Έργο Intel Quartus® Prime file.
eth_ex_25g.qsf	Ρυθμίσεις έργου Intel Quartus Prime file.
eth_ex_25g.sdc	Περιορισμοί σχεδίασης Synopsys file. Μπορείτε να το αντιγράψετε και να το τροποποιήσετε file για τη δική σας σχεδίαση πυρήνα IP 25 GbE Intel FPGA.
eth_ex_25g.v	Κορυφαίος σχεδιασμός Verilog HDL π.χample file. Ο σχεδιασμός ενός καναλιού χρησιμοποιεί Verilog file.
κοινός/	Σχεδιασμός υλικού π.χampη υποστήριξη files.
hwtest/main.tcl	Κύριος file για πρόσβαση στην Κονσόλα συστήματος.

Δημιουργία του Σχεδιασμού Π.χample

Εικόνα 4. ExampΗ καρτέλα Σχεδίαση στο F-tile 25G Ethernet Intel FPGA IP Editor παραμέτρων

Ακολουθήστε αυτά τα βήματα για να δημιουργήσετε τη σχεδίαση υλικού π.χample και testbench:

1. Στην έκδοση Intel Quartus Prime Pro, κάντε κλικ File ➤ New Project Wizard για να δημιουργήσετε ένα νέο έργο Quartus Prime ή File ➤ Ανοίξτε το Project για να ανοίξετε ένα υπάρχον έργο Quartus Prime. Ο οδηγός σας ζητά να καθορίσετε μια συσκευή.
2. Στον Κατάλογο IP, εντοπίστε και επιλέξτε 25G Ethernet Intel FPGA IP για Agilex. Εμφανίζεται το παράθυρο Νέα παραλλαγή IP.
3. Καθορίστε ένα όνομα ανώτατου επιπέδου για την παραλλαγή IP και κάντε κλικ στο OK. Το πρόγραμμα επεξεργασίας παραμέτρων προσθέτει το .ip ανώτατου επιπέδου file στο τρέχον έργο αυτόματα. Εάν σας ζητηθεί να προσθέσετε μη αυτόματα το .ip file στο έργο, κάντε κλικ στο Project ➤ Add/Remove Files στο Project για να προσθέσετε το file.
4. Στο λογισμικό Intel Quartus Prime Pro Edition, πρέπει να επιλέξετε μια συγκεκριμένη συσκευή Intel Agilex στο πεδίο Συσκευή ή να διατηρήσετε την προεπιλεγμένη συσκευή που προτείνει το λογισμικό Intel Quartus Prime.
   Σημείωμα: Ο σχεδιασμός υλικού π.χampΤο le αντικαθιστά την επιλογή με τη συσκευή στον πίνακα προορισμού. Καθορίζετε τον πίνακα στόχο από το μενού σχεδίασης π.χample επιλογές στο Example καρτέλα Σχεδίαση.
5. Κάντε κλικ στο OK. Εμφανίζεται ο επεξεργαστής παραμέτρων.
6. Στην καρτέλα IP, καθορίστε τις παραμέτρους για την παραλλαγή του πυρήνα IP.
7. Στην Εξample καρτέλα Σχεδίαση, για Π.χample Σχεδιασμός Files, επιλέξτε την επιλογή Προσομοίωση για να δημιουργήσετε τον πάγκο δοκιμών και επιλέξτε την επιλογή Σύνθεση για να δημιουργήσετε τη σχεδίαση υλικού example. Μόνο Verilog HDL files δημιουργούνται.
   Σημείωμα: Δεν είναι διαθέσιμος λειτουργικός πυρήνας IP VHDL. Καθορίστε μόνο την Verilog HDL, για το σχεδιασμό πυρήνα IP π.χample.
8. Για το Target Development Kit, επιλέξτε το Agilex I-series Transceiver-SoC Dev Kit
9. Κάντε κλικ στο Δημιουργία Example Κουμπί σχεδίασης. Το Select ExampΕμφανίζεται το παράθυρο Design Directory.
10. Εάν επιθυμείτε να τροποποιήσετε το σχέδιο π.χample διαδρομή καταλόγου ή όνομα από τις προεπιλογές που εμφανίζονται (alt_e25_f_0_example_design), περιηγηθείτε στη νέα διαδρομή και πληκτρολογήστε το νέο σχέδιο π.χampόνομα καταλόγου (ample_dir>).
11. Κάντε κλικ στο OK.

1.2.1. Σχεδιασμός Πχample Παράμετροι
Πίνακας 2. Παράμετροι στο Example Σχεδίαση Καρτέλα

Παράμετρος	Περιγραφή
Example Σχεδιασμός	Διαθέσιμο π.χampΣχεδιάζει για τις ρυθμίσεις παραμέτρων IP. Μόνο μονοκάναλο π.χampΤο le design υποστηρίζεται για αυτήν την IP.
Example Σχεδιασμός Files	Ο fileνα δημιουργήσει για τη διαφορετική φάση ανάπτυξης. • Προσομοίωση—δημιουργεί τα απαραίτητα files για την προσομοίωση του πρampσχέδιο. • Σύνθεση—δημιουργεί τη σύνθεση fileμικρό. Χρησιμοποιήστε αυτά fileνα μεταγλωττίσετε τη σχεδίαση στο λογισμικό Intel Quartus Prime Pro Edition για δοκιμές υλικού και να εκτελέσετε ανάλυση στατικού χρονισμού.
Παράγω File Σχήμα και διάταξις βιβλίου	Η μορφή του RTL files για προσομοίωση — Verilog.
Επιλέξτε πίνακα	Υποστηριζόμενο υλικό για υλοποίηση σχεδιασμού. Όταν επιλέγετε μια πλακέτα ανάπτυξης Intel FPGA, χρησιμοποιήστε τη συσκευή AGIB027R31B1E2VRO ως συσκευή στόχου για σχεδιασμό π.χ.ampη γενιά. Agilex I-series Transceiver-SoC Dev Kit: Αυτή η επιλογή σάς επιτρέπει να δοκιμάσετε τη σχεδίαση πρώηνampστο επιλεγμένο κιτ ανάπτυξης IP της Intel FPGA. Αυτή η επιλογή επιλέγει αυτόματα τη συσκευή προορισμού του AGIB027R31B1E2VRO. Εάν η αναθεώρηση της πλακέτας σας έχει διαφορετική κατηγορία συσκευής, μπορείτε να αλλάξετε τη συσκευή προορισμού. Κανένας: Αυτή η επιλογή εξαιρεί τις πτυχές υλικού για τη σχεδίαση π.χample.

1.3. Δημιουργία πλακιδίων Files

Το Support-Logic Generation είναι ένα βήμα προ-σύνθεσης που χρησιμοποιείται για τη δημιουργία που σχετίζεται με πλακίδια fileΑπαιτούνται για προσομοίωση και σχεδιασμό υλικού. Η παραγωγή πλακιδίων είναι απαραίτητη για όλους
Προσομοιώσεις σχεδίασης που βασίζονται σε πλακίδια F. Πρέπει να ολοκληρώσετε αυτό το βήμα πριν από την προσομοίωση.

1. Στη γραμμή εντολών, μεταβείτε στο φάκελο compilation_test_design στο πρώην σαςampΣχεδιασμός: cd /compilation_test_design.
2. Εκτελέστε την ακόλουθη εντολή: quartus_tlg alt_eth_25g

1.4. Προσομοίωση του F-tile 25G Ethernet Intel FPGA IP Design 
Example Testbench
Μπορείτε να μεταγλωττίσετε και να προσομοιώσετε το σχέδιο εκτελώντας ένα σενάριο προσομοίωσης από τη γραμμή εντολών.

1. Στη γραμμή εντολών, αλλάξτε τον κατάλογο εργασίας που προσομοιώνει το testbench: cdample_dir>/ex_25g/sim.
2. Εκτελέστε την προσομοίωση εγκατάστασης IP:ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

Πίνακας 3. Βήματα για την προσομοίωση του πάγκου δοκιμών

Προσομοιωτής	Οδηγίες
VCS*	Στη γραμμή εντολών, πληκτρολογήστε sh run_vcs.sh
QuestaSim*	Στη γραμμή εντολών, πληκτρολογήστε vsim -do run_vsim.do -logfile vsim.log Εάν προτιμάτε να κάνετε προσομοίωση χωρίς να εμφανίσετε το QuestaSim GUI, πληκτρολογήστε vsim -c -do run_vsim.do -logfile vsim.log
Cadence -Xcelium*	Στη γραμμή εντολών, πληκτρολογήστε sh run_xcelium.sh

Μια επιτυχημένη προσομοίωση τελειώνει με το ακόλουθο μήνυμα:
Η προσομοίωση πέρασε. ή Testbench ολοκληρωμένο.
Μετά την επιτυχή ολοκλήρωση, μπορείτε να αναλύσετε τα αποτελέσματα.
1.5. Μεταγλώττιση και Ρύθμιση του Σχεδίου Π.χample στο Hardware
Το πρόγραμμα επεξεργασίας παραμέτρων βασικού πυρήνα IP 25G Ethernet Intel FPGA σάς επιτρέπει να μεταγλωττίσετε και να διαμορφώσετε το σχέδιο example σε ένα κιτ ανάπτυξης στόχου.

Για να μεταγλωττίσετε και να διαμορφώσετε ένα σχέδιο π.χampΓια το υλικό, ακολουθήστε τα εξής βήματα:

1. Εκκινήστε το λογισμικό Intel Quartus Prime Pro Edition και επιλέξτε Processing ➤ Start Compilation για να μεταγλωττίσετε το σχέδιο.
2. Αφού δημιουργήσετε ένα αντικείμενο SRAM file .sof, ακολουθήστε αυτά τα βήματα για να προγραμματίσετε τη σχεδίαση υλικού π.χample στη συσκευή Intel Agilex:
   ένα. Στο μενού Εργαλεία, κάντε κλικ στην επιλογή Προγραμματιστής.
   σι. Στον προγραμματιστή, κάντε κλικ στην επιλογή Ρύθμιση υλικού.
   ντο. Επιλέξτε μια συσκευή προγραμματισμού.
   ρε. Επιλέξτε και προσθέστε την πλακέτα Intel Agilex στη συνεδρία Intel Quartus Prime Pro Edition.
   μι. Βεβαιωθείτε ότι το Mode έχει ρυθμιστεί στο JTAG.
   φά. Επιλέξτε τη συσκευή Intel Agilex και κάντε κλικ στην Προσθήκη συσκευής. Εμφανίζεται ο Προγραμματιστής
   ένα μπλοκ διάγραμμα των συνδέσεων μεταξύ των συσκευών στην πλακέτα σας.
   σολ. Στη σειρά με το .sof σας, επιλέξτε το πλαίσιο για το .sof.
   η. Επιλέξτε το πλαίσιο στη στήλη Πρόγραμμα/Διαμόρφωση.
   εγώ. Κάντε κλικ στο Έναρξη.

1.6. Δοκιμή του F-tile 25G Ethernet Intel FPGA IP Σχεδιασμός υλικού Εξample
Αφού μεταγλωττίσετε το F-tile 25G Ethernet Intel FPGA IP σχεδίαση πυρήνα π.χampΓια να το διαμορφώσετε στη συσκευή σας Intel Agilex, μπορείτε να χρησιμοποιήσετε την Κονσόλα συστήματος για να προγραμματίσετε τον πυρήνα IP.
Για να ενεργοποιήσετε την Κονσόλα συστήματος και να δοκιμάσετε τη σχεδίαση υλικού π.χample, ακολουθήστε αυτά τα βήματα:

1. Στο λογισμικό Intel Quartus Prime Pro Edition, επιλέξτε Εργαλεία ➤ Σύστημα
   Εργαλεία εντοπισμού σφαλμάτων ➤ Κονσόλα συστήματος για εκκίνηση της κονσόλας συστήματος.
2. Στο παράθυρο Tcl Console, πληκτρολογήστε cd hwtest για να αλλάξετε τον κατάλογο σε / hardware_test_design/hwtest.
3. Πληκτρολογήστε source main.tcl για να ανοίξετε μια σύνδεση στο JTAG κύριος.

Ακολουθήστε τη διαδικασία δοκιμής στην ενότητα Δοκιμές υλικού του σχεδίου π.χampκαι παρατηρήστε τα αποτελέσματα της δοκιμής στην Κονσόλα συστήματος.

F-tile 25G Ethernet Design Example για συσκευές Intel Agilex

Ο σχεδιασμός Ethernet F-tile 25G π.χampΤο le παρουσιάζει μια λύση Ethernet για συσκευές Intel Agilex που χρησιμοποιούν τον πυρήνα IP 25G Ethernet Intel FPGA.
Δημιουργήστε το σχέδιο π.χample από το Example Καρτέλα Σχεδίαση του επεξεργαστή παραμέτρων IP 25G Ethernet Intel FPGA. Μπορείτε επίσης να επιλέξετε να δημιουργήσετε το σχέδιο με ή χωρίς
τη δυνατότητα Reed-Solomon Forward Error Correction (RS-FEC).
2.1. Χαρακτηριστικά

• Υποστηρίζει ένα κανάλι Ethernet που λειτουργεί στα 25G.
• Δημιουργεί σχέδιο π.χample με δυνατότητα RS-FEC.
• Παρέχει δοκιμαστικό πάγκο και σενάριο προσομοίωσης.
• Δημιουργεί ρολόγια αναφοράς F-Tile και συστήματος PLL Intel FPGA IP με βάση τη διαμόρφωση IP.

2.2. Απαιτήσεις υλικού και λογισμικού
Η Intel χρησιμοποιεί το ακόλουθο υλικό και λογισμικό για να δοκιμάσει τη σχεδίαση π.χampσε ένα σύστημα Linux:

• Λογισμικό Intel Quartus Prime Pro Edition.
• Siemens* EDA QuestaSim, Synopsys* VCS και Cadence Xcelium simulator.
• Intel Agilex I-series Transceiver-SoC Development Kit (AGIB027R31B1E2VRO) για δοκιμή υλικού.

2.3. Λειτουργική περιγραφή
Ο σχεδιασμός Ethernet F-tile 25G π.χampΤο le αποτελείται από παραλλαγή πυρήνα MAC+PCS+PMA. Τα παρακάτω μπλοκ διαγράμματα δείχνουν τα στοιχεία σχεδίασης και τα σήματα ανώτατου επιπέδου της παραλλαγής πυρήνα MAC+PCS+PMA στο F-tile 25G Ethernet design example.
Εικόνα 5. Block Diagram—F-tile 25G Ethernet Design Example (MAC+PCS+PMA Core Variant)

2.3.1. Στοιχεία σχεδίασης
Πίνακας 4. Στοιχεία σχεδίασης

Συστατικό	Περιγραφή
F-tile 25G Ethernet Intel FPGA IP	Αποτελείται από MAC, PCS και πομποδέκτη PHY, με την ακόλουθη διαμόρφωση: • Βασική παραλλαγή: MAC+PCS+PMA • Ενεργοποίηση ελέγχου ροής: Προαιρετικό • Ενεργοποίηση δημιουργίας σφαλμάτων σύνδεσης: Προαιρετικό • Ενεργοποίηση διέλευσης προοιμίου: Προαιρετικό • Ενεργοποίηση συλλογής στατιστικών στοιχείων: Προαιρετικό • Ενεργοποίηση μετρητών στατιστικών MAC: Προαιρετικό • Συχνότητα ρολογιού αναφοράς: 156.25 Για το σχέδιο π.χample με τη δυνατότητα RS-FEC, διαμορφώνεται η ακόλουθη πρόσθετη παράμετρος: • Ενεργοποίηση RS-FEC: Προαιρετικό
Ρολόγια αναφοράς F-Tile και PLL συστήματος Intel FPGA IP	Οι ρυθμίσεις του επεξεργαστή παραμέτρων F-Tile Reference και System PLL Clocks Intel FPGA IP ευθυγραμμίζονται με τις απαιτήσεις του F-tile 25G Ethernet Intel FPGA IP. Εάν δημιουργήσετε το σχέδιο π.χampχρησιμοποιώντας Δημιουργία Example Σχεδιασμός κουμπί στο πρόγραμμα επεξεργασίας παραμέτρων IP, η διεύθυνση IP ενεργοποιείται αυτόματα. Αν δημιουργήσετε το δικό σας σχέδιο π.χample, πρέπει να δημιουργήσετε χειροκίνητα αυτήν την IP και να συνδέσετε όλες τις θύρες I/O. Για πληροφορίες σχετικά με αυτήν την IP, ανατρέξτε στο Οδηγός χρήσης F-Tile Architecture και PMA και FEC Direct PHY IP.
Λογική πελάτη	Αποτελείται από: • Γεννήτρια κυκλοφορίας, η οποία δημιουργεί πακέτα ριπής στον πυρήνα IP 25G Ethernet Intel FPGA για μετάδοση. • Παρακολούθηση κυκλοφορίας, η οποία παρακολουθεί εκρήξεις πακέτων που προέρχονται από τον πυρήνα IP 25G Ethernet Intel FPGA.
Πηγή και Έρευνα	Σήματα πηγής και ανίχνευσης, συμπεριλαμβανομένου του σήματος εισόδου επαναφοράς συστήματος, το οποίο μπορείτε να χρησιμοποιήσετε για τον εντοπισμό σφαλμάτων.

Σχετικές Πληροφορίες
Οδηγός χρήσης F-Tile Architecture και PMA και FEC Direct PHY IP

Προσομοίωση

Ο πάγκος δοκιμών στέλνει κίνηση μέσω του πυρήνα IP, ασκώντας την πλευρά μετάδοσης και λήψης του πυρήνα IP.
2.4.1. Πάγκος δοκιμών
Εικόνα 6. Μπλοκ διάγραμμα του F-tile 25G Ethernet Intel FPGA IP Design Example Simulation Testbench

Πίνακας 5. Εξαρτήματα πάγκου δοκιμών

Συστατικό	Περιγραφή
Συσκευή υπό δοκιμή (DUT)	Ο πυρήνας IP 25G Ethernet Intel FPGA.
Γεννήτρια πακέτων Ethernet και παρακολούθηση πακέτων	• Η γεννήτρια πακέτων δημιουργεί πλαίσια και μεταδίδει στο DUT. • Το Packet Monitor παρακολουθεί τις διαδρομές δεδομένων TX και RX και εμφανίζει τα πλαίσια στην κονσόλα του προσομοιωτή.
Ρολόγια αναφοράς F-Tile και PLL συστήματος Intel FPGA IP	Δημιουργεί ρολόγια αναφοράς πομποδέκτη και συστήματος PLL.

2.4.2. Σχεδιασμός προσομοίωσης Πχample Components
Πίνακας 6. F-tile 25G Ethernet Design Example Testbench File Περιγραφές

File Ονομα	Περιγραφή
Testbench και προσομοίωση Files
basic_avl_tb_top.v	Πάγκος δοκιμών ανώτατου επιπέδου file. Ο πάγκος δοκιμών εγκαινιάζει το DUT, εκτελεί διαμόρφωση με αντιστοίχιση μνήμης Avalon® σε στοιχεία σχεδιασμού και λογική πελάτη, και στέλνει και λαμβάνει πακέτο προς ή από το 25G Ethernet Intel FPGA IP.
Testbench Scripts
συνέχισε…

File Ονομα	Περιγραφή
run_vsim.do	Το σενάριο ModelSim για εκτέλεση του testbench.
run_vcs.sh	Το σενάριο του Synopsys VCS για εκτέλεση του testbench.
run_xcelium.sh	Το σενάριο Cadence Xcelium για εκτέλεση του testbench.

2.4.3. Δοκιμαστική υπόθεση
Η περίπτωση δοκιμής προσομοίωσης εκτελεί τις ακόλουθες ενέργειες:

1. Δημιουργεί ρολόγια F-tile 25G Ethernet Intel FPGA IP και F-Tile Reference και System PLL Ρολόγια Intel FPGA IP.
2. Περιμένει να σταθεροποιηθούν το ρολόι RX και το σήμα κατάστασης PHY.
3. Εκτυπώνει την κατάσταση PHY.
4. Στέλνει και λαμβάνει 10 έγκυρα δεδομένα.
5. Αναλύει τα αποτελέσματα. Ο επιτυχής πάγκος δοκιμών εμφανίζει το "Testbench ολοκληρωμένο".

Το παρακάτω sampΗ έξοδος le απεικονίζει μια επιτυχημένη δοκιμαστική εκτέλεση προσομοίωσης:

Συλλογή

Ακολουθήστε τη διαδικασία στο Compiling and Configuring the Design Example στο Hardware για μεταγλώττιση και διαμόρφωση του σχεδίου π.χample στο επιλεγμένο υλικό.
Μπορείτε να υπολογίσετε τη χρήση πόρων και το Fmax χρησιμοποιώντας το σχέδιο μόνο μεταγλώττισης π.χample. Μπορείτε να μεταγλωττίσετε το σχέδιό σας χρησιμοποιώντας την εντολή Start Compilation στο
Μενού επεξεργασίας στο λογισμικό Intel Quartus Prime Pro Edition. Μια επιτυχημένη συλλογή δημιουργεί τη σύνοψη της αναφοράς συλλογής.
Για περισσότερες πληροφορίες, ανατρέξτε στο Design Compilation στον Οδηγό χρήστη Intel Quartus Prime Pro Edition.
Σχετικές Πληροφορίες

• Μεταγλώττιση και Ρύθμιση του Σχεδίου Π.χample στο Υλικό στη σελίδα 7
• Οδηγός χρήστη για τη συλλογή σχεδίου σε Intel Quartus Prime Pro Edition

2.6. Δοκιμή υλικού
Στον σχεδιασμό υλικού π.χampΜπορείτε να προγραμματίσετε τον πυρήνα IP σε λειτουργία εσωτερικής σειριακής επαναφοράς και να δημιουργήσετε κίνηση στην πλευρά μετάδοσης που επανέρχεται μέσω της πλευράς λήψης.
Ακολουθήστε τη διαδικασία στον παρεχόμενο σχετικό σύνδεσμο πληροφοριών για να δοκιμάσετε το σχέδιο π.χample στο επιλεγμένο υλικό.
Σχετικές Πληροφορίες
Δοκιμή του F-tile 25G Ethernet Intel FPGA IP Σχεδιασμός υλικού Εξampστη σελίδα 8
2.6.1. Διαδικασία δοκιμής
Ακολουθήστε αυτά τα βήματα για να δοκιμάσετε το σχέδιο π.χampστο υλικό:

1. Πριν εκτελέσετε τη δοκιμή υλικού για αυτόν τον σχεδιασμό, π.χample, πρέπει να επαναφέρετε το σύστημα:
   ένα. Κάντε κλικ στην επιλογή Εργαλεία ➤ Εργαλείο επεξεργασίας πηγών και ανιχνευτών εντός συστήματος για το προεπιλεγμένο γραφικό περιβάλλον προέλευσης και ανίχνευσης.
   σι. Εναλλάξτε το σήμα επαναφοράς συστήματος (Πηγή[3:0]) από το 7 στο 8 για να εφαρμόσετε τις επαναφορές και επιστρέψτε το σήμα επαναφοράς συστήματος πίσω στο 7 για να απελευθερώσετε το σύστημα από την κατάσταση επαναφοράς.
   ντο. Παρακολουθήστε τα σήματα Probe και βεβαιωθείτε ότι η κατάσταση είναι έγκυρη.
2. Στην κονσόλα συστήματος, μεταβείτε στον φάκελο hwtest και εκτελέστε την εντολή: source main.tcl για να επιλέξετε ένα JTAG κύριος. Από προεπιλογή, το πρώτο JTAG master στο JTAG επιλέγεται η αλυσίδα. Για να επιλέξετε το JTAG master για συσκευές Intel Agilex, εκτελέστε αυτήν την εντολή: set_jtag <number of appropriate JTAG κύριος>. Πρώηνample: set_jtag 1.
3. Εκτελέστε τις ακόλουθες εντολές στην κονσόλα συστήματος για να ξεκινήσετε τη σειριακή δοκιμή επαναφοράς:

Πίνακας 7. Παράμετροι εντολών

Παράμετρος	Περιγραφή	Example Χρήση
chkphy_status	Εμφανίζει τις συχνότητες ρολογιού και την κατάσταση κλειδώματος PHY.	% chkphy_status 0 # Ελέγξτε την κατάσταση του συνδέσμου 0
chkmac_stats	Εμφανίζει τις τιμές στους μετρητές στατιστικών MAC.	% chkmac_stats 0 # Ελέγχει τον μετρητή στατιστικών mac του συνδέσμου 0
clear_all_stats	Διαγράφει τους μετρητές στατιστικών στοιχείων του πυρήνα IP.	% clear_all_stats 0 # Καθαρίζει τον μετρητή στατιστικών στοιχείων του συνδέσμου 0
start_gen	Εκκινεί τη γεννήτρια πακέτων.	% start_gen 0 # Έναρξη δημιουργίας πακέτων στον σύνδεσμο 0
stop_gen	Διακόπτει τη γεννήτρια πακέτων.	% stop_gen 0 # Διακοπή δημιουργίας πακέτων στον σύνδεσμο 0
loop_on	Ενεργοποιεί την εσωτερική σειριακή επαναφορά.	% loop_on 0 # Ενεργοποιήστε το εσωτερικό loopback στον σύνδεσμο 0
loop_off	Απενεργοποιεί την εσωτερική σειριακή επαναφορά.	% loop_off 0 # Απενεργοποιήστε το εσωτερικό loopback στον σύνδεσμο 0
reg_read	Επιστρέφει την τιμή μητρώου πυρήνα IP στο .	% reg_read 0x402 # Διαβάστε το μητρώο IP CSR στη διεύθυνση 402 του συνδέσμου 0
reg_write	Γράφει στο μητρώο του πυρήνα IP στη διεύθυνση .	% reg_write 0x401 0x1 # Write 0x1 to IP CSR scratch register στη διεύθυνση 401 του συνδέσμου 0

ένα. Πληκτρολογήστε loop_on για να ενεργοποιήσετε την εσωτερική σειριακή λειτουργία επαναφοράς.
σι. Πληκτρολογήστε chkphy_status για να ελέγξετε την κατάσταση του PHY. Η κατάσταση TXCLK, RXCLK και RX θα πρέπει να έχει τις ίδιες τιμές που εμφανίζονται παρακάτω για μια σταθερή σύνδεση:

ντο. Πληκτρολογήστε clear_all_stats για να καθαρίσετε τους καταχωρητές στατιστικών TX και RX.
ρε. Πληκτρολογήστε start_gen για να ξεκινήσει η παραγωγή πακέτων.
μι. Πληκτρολογήστε stop_gen για να σταματήσει η παραγωγή πακέτων.
φά. Πληκτρολογήστε chkmac_stats για να διαβάσετε τους μετρητές στατιστικών TX και RX. Βεβαιωθείτε ότι:
εγώ. Τα μεταδιδόμενα πλαίσια πακέτων ταιριάζουν με τα πλαίσια πακέτων που λαμβάνονται.
ii. Δεν λαμβάνονται πλαίσια σφαλμάτων.
σολ. Πληκτρολογήστε loop_off για να απενεργοποιήσετε την εσωτερική σειριακή επαναφορά.
Εικόνα 7. Sample Test Output—Μετρητές στατιστικών TX και RX

Ιστορικό αναθεώρησης εγγράφων για F-tile 25G Ethernet FPGA IP Design Example Οδηγός χρήσης

Έκδοση εγγράφου	Έκδοση Intel Quartus Prime	Έκδοση IP	Αλλαγές
2022.10.14	22.3	1.0.0	Αρχική έκδοση.

Intel Corporation. Ολα τα δικαιώματα διατηρούνται. Η επωνυμία Intel, το λογότυπο Intel και άλλα σήματα Intel είναι εμπορικά σήματα της Intel Corporation ή των θυγατρικών της. Η Intel εγγυάται την απόδοση των προϊόντων FPGA και ημιαγωγών της σύμφωνα με τις τρέχουσες προδιαγραφές σύμφωνα με την τυπική εγγύηση της Intel, αλλά διατηρεί το δικαίωμα να κάνει αλλαγές σε οποιαδήποτε προϊόντα και υπηρεσίες ανά πάσα στιγμή χωρίς προειδοποίηση. Η Intel δεν αναλαμβάνει καμία ευθύνη ή ευθύνη που απορρέει από την εφαρμογή ή τη χρήση οποιασδήποτε πληροφορίας, προϊόντος ή υπηρεσίας που περιγράφεται στο παρόν, εκτός εάν συμφωνηθεί ρητά εγγράφως από την Intel. Συνιστάται στους πελάτες της Intel να λαμβάνουν την πιο πρόσφατη έκδοση των προδιαγραφών της συσκευής προτού βασιστούν σε οποιεσδήποτε δημοσιευμένες πληροφορίες και προτού υποβάλουν παραγγελίες για προϊόντα ή υπηρεσίες. *Άλλα ονόματα και επωνυμίες μπορούν να διεκδικηθούν ως ιδιοκτησία τρίτων.
ISO
9001:2015
Εγγεγραμμένος

Online έκδοση
Αποστολή σχολίων
ID: 750200
Έκδοση: 2022.10.14

Έγγραφα / Πόροι

intel F-Tile 25G Ethernet FPGA IP Design Example [pdf] Οδηγός χρήστη F-Tile 25G Ethernet FPGA IP Design Example, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Design Example, IP Design Example, 750200

Αναφορές

• Εγχειρίδιο χρήστη