DisplayPort Agilex F-Tile FPGA IP Design Example
Uživatelská příručka
Aktualizováno pro Intel® Quartus® Prime Design Suite: 21.4
IP verze: 21.0.0

DisplayPort Intel FPGA IP Design Example Rychlý průvodce

Design DisplayPort Intel® FPGA IP exampsoubory pro Intel Agilex™ F-tile zařízení obsahují simulační testovací plochu a hardwarový design, který podporuje kompilaci a testování hardwaru.
DisplayPort Intel FPGA IP nabízí následující design napřamples:

• Paralelní zpětná smyčka DisplayPort SST bez modulu Pixel Clock Recovery (PCR) při statické rychlosti

Když vygenerujete design napřample, editor parametrů automaticky vytvoří fileJe to nezbytné k simulaci, kompilaci a testování návrhu v hardwaru.
Poznámka: Softwarová verze Intel Quartus® Prime 21.4 podporuje pouze Preliminary Design Example pro účely analýzy simulace, syntézy, kompilace a časování. Funkčnost hardwaru není plně ověřena.
Obrázek 1. Vývoj Stages

Související informace

• Uživatelská příručka DisplayPort Intel FPGA IP
• Přechod na Intel Quartus Prime Pro Edition

1.1. Struktura adresáře
Obrázek 2. Struktura adresáře

Tabulka 1. Návrh Přample Components

Složky	Files
rtl/core	dp_core.ip
	dp_rx.ip
	dp_tx.ip
rtl/rx_phy	dp_gxb_rx/ ((stavební blok UX PMA DP)
	dp_rx_data_fifo.ip
	rx_top_phy.sv
rtl/tx_phy	dp_gxb_rx/ ((stavební blok UX PMA DP)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Hardwarové a softwarové požadavky
Intel používá k testování designu následující hardware a software napřampten:
Železářské zboží

• Vývojová sada Intel Agilex I-Series

Software

• Intel Quartus Prime
• Synopsys* VCL Simulator

1.3. Generování návrhu
Pomocí editoru parametrů DisplayPort Intel FPGA IP v softwaru Intel Quartus Prime vygenerujte návrh napřample.
Obrázek 3. Generování návrhového toku

1. Vyberte Nástroje ➤ Katalog IP a jako cílovou rodinu zařízení vyberte Intel Agilex F-tile.
   Poznámka: Design example podporuje pouze zařízení Intel Agilex F-tile.
2. V katalogu IP vyhledejte a poklepejte na DisplayPort Intel FPGA IP. Zobrazí se okno Nová varianta IP.
3. Zadejte název nejvyšší úrovně pro vlastní variantu IP. Editor parametrů uloží nastavení variace IP do a file jmenoval .ip.
4. Můžete vybrat konkrétní zařízení Intel Agilex F-tile v poli Zařízení nebo ponechat výchozí výběr softwarového zařízení Intel Quartus Prime.
5. Klepněte na tlačítko OK. Zobrazí se editor parametrů.
6. Nakonfigurujte požadované parametry pro TX i RX
7. Na Design Exampna kartě vyberte DisplayPort SST Parallel Loopback Without PCR.
8. Chcete-li vygenerovat testovací plochu, vyberte možnost Simulace a pro vygenerování návrhu hardwaru vyberte možnost Syntézaample. Chcete-li vytvořit návrh, musíte vybrat alespoň jednu z těchto možnostíample files. Pokud vyberete obojí, bude doba generování delší.
9. Klikněte na Generate Example Design.

1.4. Simulace návrhu
Design DisplayPort Intel FPGA IP example testbench simuluje návrh sériové smyčky z instance TX do instance RX. Interní modul generátoru obrazců řídí instanci DisplayPort TX a výstup videa instance RX se připojuje k kontrolérům CRC v testovacím prostředí.
Obrázek 4. Tok simulace návrhu

1. Přejděte do složky Synopsys simulator a vyberte VCS.
2. Spusťte simulační skript.
   Zdroj vcs_sim.sh
3. Skript provede Quartus TLG, zkompiluje a spustí testbench v simulátoru.
4. Analyzujte výsledek.
   Úspěšná simulace končí porovnáním Source a Sink SRC.

1.5. Kompilace a simulace návrhu
Obrázek 5. Kompilace a simulace návrhu

Chcete-li sestavit a spustit demonstrační test na hardwaru, napřample design, postupujte takto:

1. Zajistěte hardware napřampgenerace designu je dokončena.
2. Spusťte software Intel Quartus Prime Pro Edition a otevřete jej /quartus/agi_dp_demo.qpf.
3. Klepněte na Zpracování ➤ Spustit kompilaci.
4. Počkejte na dokončení kompilace.

Poznámka: Design example funkčně neověřuje Předběžný návrh Přample o hardwaru v tomto vydání Quartus.
Související informace
Uživatelská příručka Intel Agilex I-Series FPGA Development Kit

1.6. DisplayPort Intel FPGA IP Design Example Parametry
Tabulka 2. DisplayPort Intel FPGA IP Design Přample Parametry pro zařízení Intel Agilex F-tile Device

Parametr	Hodnota	Popis
Dostupné provedení Přample
Vyberte Návrh	• Žádný • Paralelní DisplayPort SST Loopback bez PCR	Vyberte design napřample být generován. • Žádný: Žádný design napřample je k dispozici pro aktuální výběr parametrů • DisplayPort SST Parallel Loopback bez PCR: Tento design exampTento soubor demonstruje paralelní zpětnou smyčku z jímky DisplayPort ke zdroji DisplayPort bez modulu Pixel Clock Recovery (PCR), když zapnete parametr Enable Video Input Image Port.
Design Přample Files
Simulace	Zapnuto, vypnuto	Zapnutím této možnosti vytvoříte potřebné files pro simulační testbench.
Syntéza	Zapnuto, vypnuto	Zapnutím této možnosti vytvoříte potřebné files pro kompilaci Intel Quartus Prime a návrh hardwaru.
Generovaný formát HDL
Generovat File Formát	Verilog, VHDL	Vyberte preferovaný formát HDL pro generovaný návrh, napřample filesoubor. Poznámka: Tato možnost určuje pouze formát vygenerované IP nejvyšší úrovně files. Vše ostatní files (napřample testbenches a nejvyšší úroveň files pro demonstraci hardwaru) jsou ve formátu Verilog HDL.
Target Development Kit
Vyberte desku	• Žádná vývojová sada • Intel Agilex I-Series Vývojová sada	Vyberte desku pro cílený design napřample. • No Development Kit: Tato možnost vylučuje všechny hardwarové aspekty návrhu, napřample. IP jádro nastavuje všechna přiřazení pinů na virtuální piny. • Intel Agilex I-Series FPGA Development Kit: Tato možnost automaticky vybere cílové zařízení projektu tak, aby odpovídalo zařízení na této vývojové sadě. Pokud má revize vaší desky jinou variantu zařízení, můžete změnit cílové zařízení pomocí parametru Změnit cílové zařízení. IP jádro nastavuje všechna přiřazení pinů podle vývojového kitu. Poznámka: Předběžný návrh PřampSoubor není v tomto vydání Quartus funkčně ověřen na hardwaru. • Custom Development Kit: Tato možnost umožňuje návrh napřample být testován na vývojovém kitu třetí strany s Intel FPGA. Možná budete muset nastavit přiřazení pinů sami.
	Cílové zařízení
Změnit cílové zařízení	Zapnuto, vypnuto	Zapněte tuto možnost a vyberte preferovanou variantu zařízení pro vývojovou sadu.

Parallel Loopback Design Přamples

Design DisplayPort Intel FPGA IP exampdemonstrují paralelní zpětnou smyčku z instance DisplayPort RX do instance DisplayPort TX bez modulu Pixel Clock Recovery (PCR) při statické rychlosti.
Tabulka 3. DisplayPort Intel FPGA IP Design Přample pro Intel Agilex F-tile Device

Design Přample	Označení	Rychlost přenosu dat	Režim kanálu	Typ zpětné smyčky
Paralelní zpětná smyčka DisplayPort SST bez PCR	DisplayPort SST	HBR3	Simplexní	Paralelně bez PCR

2.1. Designové prvky paralelní zpětné vazby Intel Agilex F-tile DisplayPort SST
Konstrukce paralelní smyčky SST exampSoubory demonstrují přenos jednoho video streamu z DisplayPort do zdroje DisplayPort bez Pixel Clock Recovery (PCR) při statické rychlosti.

Obrázek 6. Intel Agilex F-tile DisplayPort SST Parallel Loopback bez PCR

• V této variantě je parametr zdroje DisplayPort, TX_SUPPORT_IM_ENABLE, zapnutý a je použito rozhraní obrazu videa.
• Dřez DisplayPort přijímá streamování videa nebo zvuku z externího zdroje videa, jako je GPU, a dekóduje je do paralelního video rozhraní.
• Video výstup DisplayPort přímo řídí zdrojové video rozhraní DisplayPort a před přenosem do monitoru se kóduje do hlavního propojení DisplayPort.
• IOPLL řídí jak umyvadlo DisplayPort, tak zdrojové video hodiny na pevné frekvenci.
• Pokud je parametr MAX_LINK_RATE DisplayPort a zdroj nakonfigurován na HBR3 a PIXELS_PER_CLOCK je nakonfigurován na Quad, takt videa běží na 300 MHz pro podporu 8Kp30 pixelové frekvence (1188/4 = 297 MHz).

2.2. Schéma taktování
Schéma taktování znázorňuje taktovací domény v designu DisplayPort Intel FPGA IP example.
Obrázek 7. Schéma taktování DisplayPort transceiveru Intel Agilex F-tile

Tabulka 4. Signály taktovacího schématu

Hodiny v diagramu	Popis
SysPLL refclk	Referenční hodiny F-tile System PLL, což může být libovolná hodinová frekvence, která je pro tuto výstupní frekvenci dělitelná systémovou PLL. V tomto provedení napřample, system_pll_clk_link a rx/tx refclk_link sdílí stejný refclk SysPLL, který je 150 MHz. Musí to být volně běžící hodiny, které jsou připojeny z vyhrazeného referenčního hodinového kolíku transceiveru ke vstupnímu portu hodin referenčního a systémového PLL Clock IP, před připojením odpovídajícího výstupního portu k DisplayPort Phy Top.
system_pll_clk_link	Minimální výstupní frekvence System PLL pro podporu všech rychlostí DisplayPort je 320 MHz. Tento design example používá 900 Mhz (nejvyšší) výstupní frekvenci, takže SysPLL refclk lze sdílet s rx/tx refclk_link, což je 150 Mhz.
rx_cdr_refclk_link/tx_pll_refclk_link	Rx CDR a Tx PLL Link refclk, který byl pevně nastaven na 150 Mhz, aby podporoval veškerou datovou rychlost DisplayPort.
rx_ls_clkout/tx Je clkout	DisplayPort Link Speed ​​Clock pro taktování DisplayPort IP jádra. Frekvence ekvivalentní rychlosti přenosu dat vydělená šířkou paralelních dat. Exampten: Frekvence = datová rychlost/šířka dat = 8.1 G (HBR3) / 40 bitů = 202.5 ​​MHz

2.3. Simulační testovací stůl
Simulační testbench simuluje sériovou smyčku DisplayPort TX na RX.
Obrázek 8. Blokový diagram testovacího testovacího prostředí pro simulaci jednoduchého režimu DisplayPort Intel FPGA IP Simplex Mode

Tabulka 5. Komponenty Testbench

Komponent	Popis
Generátor video vzorů	Tento generátor vytváří vzory barevných pruhů, které můžete konfigurovat. Časování formátu videa můžete parametrizovat.
Ovládání testbench	Tento blok řídí testovací sekvenci simulace a generuje potřebné stimulační signály do jádra TX. Řídicí blok testbench také čte hodnotu CRC ze zdroje i jímky za účelem porovnání.
Kontrola frekvence hodin RX Link Speed	Tato kontrola ověřuje, zda obnovená hodinová frekvence RX transceiveru odpovídá požadované rychlosti přenosu dat.
Kontrola frekvence hodin TX Link Speed	Tato kontrola ověřuje, zda obnovená hodinová frekvence TX transceiveru odpovídá požadované rychlosti přenosu dat.

Simulační testbench provádí následující ověření:
Tabulka 6. Ověření Testbench

Testovací kritéria	Ověření
• Školení spojení při rychlosti přenosu dat HBR3 • Přečtěte si registry DPCD a zkontrolujte, zda DP Status nastavuje a měří frekvenci TX i RX Link Speed.	Integruje Frequency Checker pro měření frekvenčního výstupu hodin Link Speed ​​z TX a RX transceiveru.
• Spusťte video vzor z TX do RX. • Ověřte CRC pro zdroj i jímku a zkontrolujte, zda se shodují	• Připojuje generátor obrazového vzoru ke zdroji DisplayPort pro generování obrazového vzoru. • Testbench Control dále načte Source a Sink CRC z registrů DPTX a DPRX a porovná je, aby se zajistilo, že obě hodnoty CRC jsou identické. Poznámka: Chcete-li zajistit výpočet CRC, musíte povolit parametr Automatizace testu podpory CTS.

Historie revizí dokumentu pro DisplayPort Intel

Agilex F-tile FPGA IP Design Přample Uživatelská příručka

Verze dokumentu	Verze Intel Quartus Prime	IP verze	Změny
2021.12.13	21.4	21.0.0	Počáteční vydání.

Intel Corporation. Všechna práva vyhrazena. Intel, logo Intel a další značky Intel jsou ochranné známky společnosti Intel Corporation nebo jejích dceřiných společností. Společnost Intel zaručuje výkon svých FPGA a polovodičových produktů podle aktuálních specifikací v souladu se standardní zárukou společnosti Intel, ale vyhrazuje si právo provádět změny jakýchkoli produktů a služeb kdykoli bez upozornění. Společnost Intel nepřebírá žádnou odpovědnost nebo závazky vyplývající z aplikace nebo použití jakýchkoli informací, produktů nebo služeb zde popsaných, s výjimkou případů, kdy je společnost Intel výslovně písemně odsouhlasena. Zákazníkům společnosti Intel se doporučuje získat nejnovější verzi specifikací zařízení předtím, než se budou spoléhat na jakékoli zveřejněné informace a než zadají objednávky na produkty nebo služby.
*Jiná jména a značky mohou být nárokovány jako vlastnictví jiných.
ISO 9001: 2015 Registrováno

Online verze
Odeslat zpětnou vazbu
UG-20347
ID: 709308
Verze: 2021.12.13

Dokumenty / zdroje

intel DisplayPort Agilex F-Tile FPGA IP Design Přample [pdfUživatelská příručka DisplayPort Agilex F-Tile FPGA IP Design Example, DisplayPort Agilex, F-Tile FPGA IP Design Přample, F-Tile FPGA IP Design, FPGA IP Design Přample, IP Design Přample, IP Design, UG-20347, 709308

Reference

• Uživatelská příručka