DisplayPort Agilex F-Tile FPGA IP 設計實例ample
使用者指南
針對英特爾® Quartus® Prime 設計套件更新：21.4
IP 版本：21.0.0

DisplayPort 英特爾 FPGA IP 設計實例amp快速入門指南

DisplayPort 英特爾® FPGA IP 設計實例ampIntel Agilex™ F-tile 設備的文件具有模擬測試平台和支持編譯和硬件測試的硬件設計。
DisplayPort 英特爾 FPGA IP 提供以下設計實例amp萊斯：

• DisplayPort SST 並行環回，無像素時鐘恢復 (PCR) 模塊，靜態速率

當您生成設計前ampLE，參數編輯器自動創建 file在硬件中模擬、編譯和測試設計是必需的。
筆記： Intel Quartus® Prime 21.4 軟件版本僅支持 Preliminary Design Examp用於仿真、綜合、編譯和時序分析目的的文件。 硬件功能未完全驗證。
圖 1. 開發 Stages

相關資訊

• DisplayPort 英特爾 FPGA IP 用戶指南
• 遷移至英特爾 Quartus Prime 專業版

1.1. 目錄結構
圖 2. 目錄結構

表 1. 設計實例amp組件

資料夾	Files
RTL/核心	dp_core.ip
	dp_rx.ip
	dp_tx.ip
rtl/rx_phy	dp_gxb_rx/ ((DP PMA UX構建塊)
	dp_rx_data_fifo.ip
	rx_top_phy.sv
rtl/tx_phy	dp_gxb_rx/ ((DP PMA UX構建塊)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. 硬件和軟件要求
Intel 使用以下硬件和軟件來測試 design examp樂：
硬體

• 英特爾 Agilex I 系列開發套件

軟體

• 英特爾 Quartus Prime
• Synopsys* VCL 模擬器

1.3. 生成設計
使用英特爾 Quartus Prime 軟件中的 DisplayPort 英特爾 FPGA IP 參數編輯器生成設計示例amp勒。
圖 3. 生成設計流程

1. 選擇 Tools > IP Catalog，然後選擇 Intel Agilex F-tile 作為目標設備系列。
   注：設計前ample 僅支持 Intel Agilex F-tile 設備。
2. 在 IP 目錄中，找到並雙擊 DisplayPort Intel FPGA IP。 出現“新 IP 變體”窗口。
3. 為您的自定義 IP 變體指定頂級名稱。 參數編輯器將 IP 變化設置保存在一個 file 命名的.ip。
4. 您可以在 Device 字段中選擇特定的 Intel Agilex F-tile 器件，或保留默認的 Intel Quartus Prime 軟件器件選擇。
5. 單擊確定。 出現參數編輯器。
6. 為 TX 和 RX 配置所需的參數
7. 關於設計實例amp在 le 選項卡中，選擇 DisplayPort SST Parallel Loopback Without PCR。
8. 選擇Simulation生成testbench，選擇Synthesis生成hardware design examp樂。 您必須至少選擇這些選項之一才能生成設計示例ample file秒。 如果兩者都選擇，則生成時間較長。
9. 單擊生成示例amp樂設計。

1.4. 模擬設計
DisplayPort 英特爾 FPGA IP 設計實例ample testbench 模擬從 TX 實例到 RX 實例的串行環回設計。 內部視頻模式生成器模塊驅動 DisplayPort TX 實例，RX 實例視頻輸出連接到測試台中的 CRC 校驗器。
圖 4. 設計仿真流程

1. 轉到 Synopsys 模擬器文件夾並選擇 VCS。
2. 運行模擬腳本。
   來源 vcs_sim.sh
3. 該腳本執行 Quartus TLG，編譯並在模擬器中運行測試平台。
4. 分析結果。
   成功的仿真以源和匯 SRC 比較結束。

1.5. 編譯和仿真設計
圖 5. 編譯和仿真設計

在硬件 ex 上編譯和運行演示測試ample 設計，請按照下列步驟操作：

1. 確保硬件防爆ample 設計生成完成。
2. 啟動 Intel Quartus Prime Pro Edition 軟件並打開/quartus/agi_dp_demo.qpf。
3. 單擊處理 ➤ 開始編譯。
4. 等待編譯完成。

筆記： 設計前ample 不在功能上驗證初步設計 Examp此 Quartus 版本中硬件上的文件。
相關資訊
英特爾 Agilex I 系列 FPGA 開發套件用戶指南

1.6. DisplayPort 英特爾 FPGA IP 設計實例amp文件參數
表 2. DisplayPort 英特爾 FPGA IP 設計示例ampIntel Agilex F-tile 設備的文件參數

範圍	價值	描述
可用的設計實例ample
選擇設計	• 沒有 • DisplayPort SST 並行 沒有 PCR 的環回	選擇設計前amp要生成的文件。 • 無：無設計前ample 可用於當前參數選擇 • 不帶 PCR 的 DisplayPort SST 並行環回：此設計前amp當您打開啟用視頻輸入圖像端口參數時，le 演示了從 DisplayPort 接收器到 DisplayPort 源的並行環回，無需像素時鐘恢復 (PCR) 模塊。
設計防爆ample Files
模擬	開關	打開此選項以生成必要的 files 為模擬測試平台。
合成	開關	打開此選項以生成必要的 files 用於 Intel Quartus Prime 編譯和硬件設計。
生成的 HDL 格式
產生 File 格式	語言、VHDL	為生成的設計示例選擇您喜歡的 HDL 格式ample file放。 筆記： 此選項僅確定生成的頂級 IP 的格式 file秒。 所有其他 file小號（例如前ample testbenches 和頂層 file用於硬件演示的 s）採用 Verilog HDL 格式。
目標開發套件
選擇董事會	• 無開發工具包 • 英特爾 Agilex I 系列 開發套件	為目標設計前選擇電路板amp勒。 • 無開發工具包：此選項不包括設計前的所有硬件方面amp樂。 IP 內核將所有管腳分配設置為虛擬管腳。 • Intel Agilex I 系列FPGA 開發套件：該選項自動選擇項目的目標設備以匹配該開發套件上的設備。 如果您的電路板版本具有不同的設備變體，您可以使用 Change Target Device 參數更改目標設備。 IP 核根據開發套件設置所有管腳分配。 筆記： 初步設計例amp在此 Quartus 版本中，文件未在硬件上進行功能驗證。 • 定制開發套件：該選項允許設計前amp文件將在帶有英特爾 FPGA 的第三方開發套件上進行測試。 您可能需要自行設置引腳分配。
	目標設備
更改目標設備	開關	打開此選項並為開發套件選擇首選設備變體。

並行環回設計實例amp萊斯

DisplayPort 英特爾 FPGA IP 設計實例amp這些文件展示了從 DisplayPort RX 實例到 DisplayPort TX 實例的並行環回，無需像素時鐘恢復 (PCR) 模塊，靜態速率。
表 3. DisplayPort 英特爾 FPGA IP 設計示例amp用於 Intel Agilex F-tile 設備的文件

設計防爆ample	指定	數據速率	頻道模式	環回類型
不帶 PCR 的 DisplayPort SST 並行環回	DisplayPort 不銹鋼	HBR3	單純形	平行無 PCR

2.1. Intel Agilex F-tile DisplayPort SST 並行環回設計特性
SST並行環回設計實例amp這些文件展示了從 DisplayPort 接收器到 DisplayPort 源的單個視頻流的傳輸，無需以靜態速率進行像素時鐘恢復 (PCR)。

圖 6. 不帶 PCR 的英特爾 Agilex F-tile DisplayPort SST 並行環回

• 在此變體中，DisplayPort 源的參數 TX_SUPPORT_IM_ENABLE 被打開並使用視頻圖像接口。
• DisplayPort 接收器從外部視頻源（如 GPU）接收視頻和/或音頻流，並將其解碼為並行視頻接口。
• DisplayPort 接收器視頻輸出直接驅動 DisplayPort 源視頻接口，並在傳輸到顯示器之前編碼到 DisplayPort 主鏈路。
• IOPLL 以固定頻率驅動 DisplayPort 接收器和源視頻時鐘。
• 如果 DisplayPort 接收器和源的 MAX_LINK_RATE 參數配置為 HBR3 並且 PIXELS_PER_CLOCK 配置為 Quad，則視頻時鐘以 300 MHz 運行以支持 8Kp30 像素速率（1188/4 = 297 MHz）。

2.2. 計時方案
時鐘方案說明了 DisplayPort Intel FPGA IP design ex 中的時鐘域amp勒。
圖 7. Intel Agilex F-tile DisplayPort 收發器時鐘方案

表 4. 時鐘方案信號

圖表中的時鐘	描述
SysPLL refclk	F-tile 系統 PLL 參考時鐘，它可以是任何時鐘頻率，可被系統 PLL 分頻為該輸出頻率。 在這個設計前ample、system_pll_clk_link 和 rx/tx refclk_link 共享相同的 SysPLL refclk，即 150Mhz。 在將相應的輸出端口連接到 DisplayPort Phy Top 之前，它必須是一個自由運行的時鐘，它從專用收發器參考時鐘引腳連接到參考和系統 PLL 時鐘 IP 的輸入時鐘端口。
系統鎖相環時鐘鏈接	支持所有 DisplayPort 速率的最小系統 PLL 輸出頻率為 320Mhz。 這個設計前ample 使用 900 Mhz（最高）輸出頻率，以便 SysPLL refclk 可以與 150 Mhz 的 rx/tx refclk_link 共享。
rx_cdr_refclk_link/tx_pll_refclk_link	Rx CDR 和 Tx PLL Link refclk 固定為 150 Mhz 以支持所有 DisplayPort 數據速率。
rx_ls_clkout/tx 是clkout	DisplayPort Link Speed Clock 為 DisplayPort IP 內核提供時鐘。 頻率等於數據速率除以並行數據寬度。 Examp樂： 頻率 = 數據速率/數據寬度 = 8.1G (HBR3) / 40 位 = 202.5 兆赫茲

2.3. 仿真試驗台
仿真測試台仿真 DisplayPort TX 串行環回至 RX。
圖 8. DisplayPort 英特爾 FPGA IP 單工模式仿真測試台框圖

表 5. 測試平台組件

成分	描述
視頻碼型發生器	此生成器生成您可以配置的彩條圖案。 您可以參數化視頻格式時序。
測試台控制	該模塊控制仿真的測試序列並為 TX 內核生成必要的激勵信號。 測試台控制塊還從源和接收器讀取 CRC 值以進行比較。
RX 鏈路速度時鐘頻率檢查器	該檢查器驗證 RX 收發器恢復的時鐘頻率是否與所需的數據速率匹配。
TX 鏈路速度時鐘頻率檢查器	該檢查器驗證 TX 收發器恢復的時鐘頻率是否與所需的數據速率匹配。

仿真測試平台進行以下驗證：
表 6. 測試平台驗證

測試標準	確認
• 數據速率 HBR3 鏈路訓練 • 讀取DPCD 寄存器以檢查DP 狀態是否設置和測量TX 和RX 鏈路速度頻率。	集成頻率檢查器以測量從 TX 和 RX 收發器輸出的鏈路速度時鐘頻率。
• 運行從TX 到RX 的視頻模式。 • 驗證源和接收器的 CRC 以檢查它們是否匹配	• 將視頻模式發生器連接到 DisplayPort 源以生成視頻模式。 • Testbench 控制接下來從 DPTX 和 DPRX 寄存器中讀出 Source 和 Sink CRC，並進行比較以確保兩個 CRC 值相同。 筆記： 為確保計算 CRC，您必須啟用支持 CTS 測試自動化參數。

DisplayPort Intel 的文檔修訂歷史

Agilex F-tile FPGA IP 設計實例amp用戶指南

檔案版本	英特爾 Quartus Prime 版本	IP版本	變化
2021.12.13	21.4	21.0.0	初次發布。

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*其他名稱和品牌可能被聲稱為其他人的財產。
ISO 9001： 2015年註冊

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UG-20347
ID： 709308
版本： 2021.12.13

文件/資源

英特爾 DisplayPort Agilex F-Tile FPGA IP 設計示例ample [pdf] 使用者指南 DisplayPort Agilex F-Tile FPGA IP 設計實例ample, DisplayPort Agilex, F-Tile FPGA IP 設計實例ample，F-Tile FPGA IP 設計，FPGA IP 設計Example，IP設計Example, IP 設計, UG-20347, 709308

參考

• 使用者手冊