DisplayPort Agilex F-Tile FPGA IP Design Example
Guia do usuário
Atualizado para Intel® Quartus® Prime Design Suite: 21.4
Versão IP: 21.0.0

DisplayPort Intel FPGA IP Design Example Guia de início rápido

O design DisplayPort Intel® FPGA IP exampOs arquivos para dispositivos Intel Agilex™ F-tile apresentam um banco de testes de simulação e um design de hardware que suporta compilação e teste de hardware.
O DisplayPort Intel FPGA IP oferece o seguinte design exampos:

• Loopback paralelo DisplayPort SST sem um módulo Pixel Clock Recovery (PCR) em taxa estática

Quando você gera um projeto example, o editor de parâmetros cria automaticamente o fileÉ necessário simular, compilar e testar o projeto em hardware.
Observação: A versão do software Intel Quartus® Prime 21.4 suporta apenas o Preliminary Design Example para fins de simulação, síntese, compilação e análise de tempo. A funcionalidade do hardware não foi totalmente verificada.
Figura 1. Desenvolvimento Stages

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• Guia do usuário DisplayPort Intel FPGA IP
• Migrando para o Intel Quartus Prime Pro Edition

1.1. Estrutura do diretório
Figura 2. Estrutura de diretórios

Tabela 1. Projeto Example componentes

Pastas	Files
rtl/núcleo	dp_core.ip
	dp_rx.ip
	dp_tx.ip
rtl/rx_phy	dp_gxb_rx/ ((bloco de construção DP PMA UX)
	dp_rx_dados_fifo.ip
	rx_top_phy.sv
rtl/tx_phy	dp_gxb_rx/ ((bloco de construção DP PMA UX)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Requisitos de hardware e software
A Intel usa o seguinte hardware e software para testar o projeto exampem:
Hardware

• Kit de desenvolvimento Intel Agilex série I

Programas

• Intel Quartus Prime
• Sinopse* VCL Simulator

1.3. Gerando o Projeto
Use o editor de parâmetros DisplayPort Intel FPGA IP no software Intel Quartus Prime para gerar o ex de designampeu.
Figura 3. Gerando o fluxo de design

1. Selecione Tools ➤ IP Catalog e selecione Intel Agilex F-tile como a família de dispositivos de destino.
   Nota: O projeto example suporta apenas dispositivos Intel Agilex F-tile.
2. No Catálogo IP, localize e clique duas vezes em DisplayPort Intel FPGA IP. A janela Nova variação de IP é exibida.
3. Especifique um nome de nível superior para sua variação de IP personalizada. O editor de parâmetros salva as configurações de variação de IP em um file nomeado .ip.
4. Você pode selecionar um dispositivo Intel Agilex F-tile específico no campo Dispositivo ou manter a seleção padrão do dispositivo de software Intel Quartus Prime.
5. Clique OK. O editor de parâmetros é exibido.
6. Configure os parâmetros desejados para TX e RX
7. No Projeto Exampguia le, selecione DisplayPort SST Parallel Loopback Without PCR.
8. Selecione Simulação para gerar o testbench e selecione Síntese para gerar o exemplo de design de hardwareample. Você deve selecionar pelo menos uma dessas opções para gerar o desenho example files. Se você selecionar ambos, o tempo de geração será maior.
9. Clique em Gerar Exampo Design.

1.4. Simulando o Projeto
O design DisplayPort Intel FPGA IP example testbench simula um projeto de loopback serial de uma instância TX para uma instância RX. Um módulo gerador de padrão de vídeo interno aciona a instância DisplayPort TX e a saída de vídeo da instância RX se conecta aos verificadores CRC no testbench.
Figura 4. Fluxo de Simulação de Projeto

1. Vá para a pasta do simulador Synopsys e selecione VCS.
2. Execute o script de simulação.
   Fonte vcs_sim.sh
3. O script executa o Quartus TLG, compila e executa o testbench no simulador.
4. Analise o resultado.
   Uma simulação bem-sucedida termina com a comparação Source e Sink SRC.

1.5. Compilando e Simulando o Projeto
Figura 5. Compilando e Simulando o Projeto

Para compilar e executar um teste de demonstração no hardware example design, siga estes passos:

1. Certifique-se de hardware exampA geração de design está completa.
2. Inicie o software Intel Quartus Prime Pro Edition e abra /quartus/agi_dp_demo.qpf.
3. Clique em Processing ➤ Start Compilation.
4. Aguarde até que a compilação seja concluída.

Observação: o projeto example não verifica funcionalmente o Projeto Preliminar Example no hardware nesta versão do Quartus.
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Guia do usuário do kit de desenvolvimento de FPGA Intel Agilex série I

1.6. DisplayPort Intel FPGA IP Design ExampLe Parâmetros
Tabela 2. DisplayPort Intel FPGA IP Design Example Parâmetros para o dispositivo Intel Agilex F-tile

Parâmetro	Valor	Descrição
Projeto disponível Example
Selecionar projeto	• Nenhum • DisplayPort SST Paralelo Loopback sem PCR	Selecione o desenho examparquivo a ser gerado. • Nenhum: Sem design examparquivo está disponível para a seleção de parâmetro atual • Loopback paralelo DisplayPort SST sem PCR: este projeto exampO arquivo demonstra o loopback paralelo do coletor DisplayPort para a fonte DisplayPort sem um módulo Pixel Clock Recovery (PCR) quando você ativa o parâmetro Enable Video Input Image Port.
Projeto Example Files
Simulação	Ligado, desligado	Ative esta opção para gerar os dados necessários files para o banco de testes de simulação.
Síntese	Ligado, desligado	Ative esta opção para gerar os dados necessários files para compilação e design de hardware do Intel Quartus Prime.
Formato HDL gerado
Gerar File Formatar	Verilog, VHDL	Selecione seu formato HDL preferido para o exemplo de design geradoample filedefinir. Observação: Esta opção apenas determina o formato para o IP de nível superior gerado files. Todos os outros files (por exemplo, example testbenches e nível superior files para demonstração de hardware) estão no formato Verilog HDL.
Kit de Desenvolvimento de Alvos
Selecionar placa	• Nenhum kit de desenvolvimento • Intel Agilex Série I Kit de desenvolvimento	Selecione a placa para o design de destino exampeu. • Sem Kit de Desenvolvimento: Esta opção exclui todos os aspectos de hardware para o projeto example. O núcleo IP define todas as atribuições de pinos para pinos virtuais. • Intel Agilex I-Series FPGA Development Kit: Esta opção seleciona automaticamente o dispositivo de destino do projeto para corresponder ao dispositivo neste kit de desenvolvimento. Você pode alterar o dispositivo de destino usando o parâmetro Alterar dispositivo de destino se a revisão de sua placa tiver uma variante de dispositivo diferente. O núcleo IP define todas as atribuições de pinos de acordo com o kit de desenvolvimento. Observação: Projeto Preliminar Example não é verificado funcionalmente no hardware nesta versão do Quartus. • Kit de desenvolvimento personalizado: esta opção permite o design example para ser testado em um kit de desenvolvimento de terceiros com um Intel FPGA. Você pode precisar definir as atribuições de pinos por conta própria.
	Dispositivo Alvo
Alterar dispositivo de destino	Ligado, desligado	Ative esta opção e selecione a variante de dispositivo preferida para o kit de desenvolvimento.

Projeto de Loopback Paralelo Exampos

O design DisplayPort Intel FPGA IP exampOs arquivos demonstram o loopback paralelo da instância DisplayPort RX para a instância DisplayPort TX sem um módulo Pixel Clock Recovery (PCR) em taxa estática.
Tabela 3. DisplayPort Intel FPGA IP Design Examparquivo para o dispositivo Intel Agilex F-tile

Projeto Example	Designação	Taxa de dados	Modo de Canal	Tipo de loopback
Loopback paralelo DisplayPort SST sem PCR	DisplayPort SST	HBR3	Simplex	Paralelo sem PCR

2.1. Recursos de design de loopback paralelo Intel Agilex F-tile DisplayPort SST
O projeto de loopback paralelo SST exampOs arquivos demonstram a transmissão de um único fluxo de vídeo do coletor DisplayPort para a fonte DisplayPort sem Pixel Clock Recovery (PCR) em taxa estática.

Figura 6. Loopback paralelo Intel Agilex F-tile DisplayPort SST sem PCR

• Nesta variante, o parâmetro da fonte DisplayPort, TX_SUPPORT_IM_ENABLE, é ativado e a interface de imagem de vídeo é usada.
• O coletor DisplayPort recebe streaming de vídeo e/ou áudio de uma fonte de vídeo externa, como GPU, e o decodifica em uma interface de vídeo paralela.
• A saída de vídeo do coletor DisplayPort aciona diretamente a interface de vídeo de origem DisplayPort e codifica para o link principal DisplayPort antes de transmitir para o monitor.
• O IOPLL aciona os clocks de vídeo fonte e coletor DisplayPort em uma frequência fixa.
• Se o parâmetro MAX_LINK_RATE da fonte e coletor DisplayPort estiver configurado como HBR3 e PIXELS_PER_CLOCK estiver configurado como Quad, o clock do vídeo será executado a 300 MHz para suportar a taxa de pixels de 8Kp30 (1188/4 = 297 MHz).

2.2. Esquema de Cronometragem
O esquema de clock ilustra os domínios de clock no design DisplayPort Intel FPGA IP exampeu.
Figura 7. Esquema de clock do transceptor Intel Agilex F-tile DisplayPort

Tabela 4. Sinais do Esquema de Relógio

Relógio no diagrama	Descrição
Refclk SysPLL	Relógio de referência PLL do sistema F-tile, que pode ser qualquer frequência de relógio divisível pelo sistema PLL para essa frequência de saída. Neste projeto example, system_pll_clk_link e rx/tx refclk_link está compartilhando o mesmo SysPLL refclk que é 150Mhz. Deve ser um relógio de funcionamento livre que é conectado a partir de um pino de relógio de referência do transceptor dedicado à porta de relógio de entrada do Reference and System PLL Clocks IP, antes de conectar a porta de saída correspondente ao DisplayPort Phy Top.
sistema_pll_clk_link	A frequência mínima de saída do System PLL para suportar todas as taxas DisplayPort é de 320Mhz. Este projeto example usa a frequência de saída de 900 Mhz (mais alta) para que SysPLL refclk possa ser compartilhado com rx/tx refclk_link que é de 150 Mhz.
link_refclk_rx_cdr/link_refclk_tx_pll	Rx CDR e Tx PLL Link refclk que fixou em 150 Mhz para suportar todas as taxas de dados DisplayPort.
rx_ls_clkout/tx é clkout	DisplayPort Link Speed ​​Clock para clock do núcleo DisplayPort IP. Frequência equivalente à taxa de dados dividida pela largura de dados paralela. Exampem: Frequência = taxa de dados/largura de dados = 8.1G (HBR3) / 40bits = 202.5 ​​MHz

2.3. Bancada de Simulação
O testbench de simulação simula o loopback serial DisplayPort TX para RX.
Figura 8. DisplayPort Intel FPGA IP Modo Simplex Simulação Testbench Diagrama de blocos

Tabela 5. Componentes do Testbench

Componente	Descrição
Gerador de padrão de vídeo	Este gerador produz padrões de barra de cores que você pode configurar. Você pode parametrizar o tempo do formato de vídeo.
Controle de Bancada de Teste	Este bloco controla a sequência de teste da simulação e gera os sinais de estímulo necessários ao núcleo TX. O bloco de controle testbench também lê o valor CRC da fonte e do coletor para fazer comparações.
Verificador de frequência do relógio de velocidade do link RX	Este verificador verifica se a frequência de clock recuperada do transceptor RX corresponde à taxa de dados desejada.
Verificador de frequência do relógio de velocidade do link TX	Este verificador verifica se a frequência de clock recuperada do transceptor TX corresponde à taxa de dados desejada.

O testbench de simulação faz as seguintes verificações:
Tabela 6. Verificações do banco de testes

Critérios de teste	Verificação
• Treinamento de link em taxa de dados HBR3 • Leia os registros DPCD para verificar se o status DP define e mede a frequência de velocidade do link TX e RX.	Integra o Frequency Checker para medir a saída de frequência do Link Speed ​​clock do transceptor TX e RX.
• Execute o padrão de vídeo de TX para RX. • Verifique o CRC da fonte e do coletor para verificar se eles correspondem	• Conecta o gerador de padrão de vídeo à fonte DisplayPort para gerar o padrão de vídeo. • Em seguida, o controle Testbench lê os CRCs Source e Sink dos registradores DPTX e DPRX e compara para garantir que ambos os valores CRC sejam idênticos. Observação: Para garantir que o CRC seja calculado, você deve habilitar o parâmetro de automação de teste Support CTS.

Histórico de revisão de documentos para DisplayPort Intel

Projeto de IP FPGA Agilex F-tile Example Guia do usuário

Versão do documento	Versão Intel Quartus Prime	Versão IP	Mudanças
2021.12.13	21.4	21.0.0	Lançamento inicial.

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Intel DisplayPort Agilex F-Tile FPGA IP Design Example [pdf] Guia do Usuário DisplayPort Agilex F-Tile FPGA IP Design Example, DisplayPort Agilex, F-Tile FPGA IP Design Example, Projeto de IP FPGA F-Tile, Projeto de IP FPGA Example, IP Design Examparquivo, Design IP, UG-20347, 709308

Referências

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