DisplayPort Agilex F-Tile FPGA IP Design Eksample
Brukerveiledning
Oppdatert for Intel® Quartus® Prime Design Suite: 21.4
IP-versjon: 21.0.0

DisplayPort Intel FPGA IP Design Eksample Hurtigstartguide

DisplayPort Intel® FPGA IP-design eksamples for Intel Agilex™ F-tile-enheter har en simulerende testbenk og en maskinvaredesign som støtter kompilering og maskinvaretesting.
DisplayPort Intel FPGA IP tilbyr følgende design f.eksamples:

• DisplayPort SST parallell loopback uten en Pixel Clock Recovery (PCR)-modul ved statisk hastighet

Når du genererer et design f.eksample, oppretter parametereditoren automatisk fileer nødvendig for å simulere, kompilere og teste designet i maskinvare.
Note: Intel Quartus® Prime 21.4 programvareversjon støtter bare Preliminary Design Example for simulering, syntese, kompilering og tidsanalyseformål. Maskinvarefunksjonalitet er ikke fullstendig verifisert.
Figur 1. Utvikling Stages

Relatert informasjon

• DisplayPort Intel FPGA IP brukerveiledning
• Migrerer til Intel Quartus Prime Pro Edition

1.1. Katalogstruktur
Figur 2. Katalogstruktur

Tabell 1. Design Eksample Komponenter

Mapper	Files
rtl/kjerne	dp_core.ip
	dp_rx.ip
	dp_tx.ip
rtl/rx_phy	dp_gxb_rx/ ((DP PMA UX byggestein)
	dp_rx_data_fifo.ip
	rx_top_phy.sv
rtl/tx_phy	dp_gxb_rx/ ((DP PMA UX byggestein)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Maskinvare- og programvarekrav
Intel bruker følgende maskinvare og programvare for å teste designet, f.eksampde:
Maskinvare

• Intel Agilex I-Series Development Kit

Programvare

• Intel Quartus Prime
• Synopsys* VCL Simulator

1.3. Generering av designet
Bruk DisplayPort Intel FPGA IP-parameterredigering i Intel Quartus Prime-programvaren for å generere design f.eksample.
Figur 3. Generering av designflyten

1. Velg Tools ➤ IP Catalog, og velg Intel Agilex F-tile som målenhetsfamilien.
   Merk: Designet eksample støtter bare Intel Agilex F-tile-enheter.
2. Finn og dobbeltklikk på DisplayPort Intel FPGA IP i IP-katalogen. Vinduet Ny IP-variasjon vises.
3. Angi et toppnivånavn for din egendefinerte IP-variant. Parametereditoren lagrer IP-variasjonsinnstillingene i en file navngitt .ip.
4. Du kan velge en spesifikk Intel Agilex F-tile-enhet i Enhet-feltet, eller beholde standard Intel Quartus Prime-programvareenhetsvalg.
5. Klikk OK. Parametereditoren vises.
6. Konfigurer ønskede parametere for både TX og RX
7. På Design Exampi fanen, velg DisplayPort SST Parallell Loopback Without PCR.
8. Velg Simulering for å generere testbenken, og velg Syntese for å generere maskinvaredesignet, f.eksample. Du må velge minst ett av disse alternativene for å generere designet f.eksample files. Hvis du velger begge, er generasjonstiden lengre.
9. Klikk Generer eksample Design.

1.4. Simulering av designet
DisplayPort Intel FPGA IP-design eksample testbench simulerer en seriell loopback-design fra en TX-forekomst til en RX-forekomst. En intern videomønstergeneratormodul driver DisplayPort TX-forekomsten og RX-forekomstens videoutgang kobles til CRC-brikker i testbenken.
Figur 4. Designsimuleringsflyt

1. Gå til Synopsys simulator-mappen og velg VCS.
2. Kjør simuleringsskript.
   Kilde vcs_sim.sh
3. Skriptet utfører Quartus TLG, kompilerer og kjører testbenken i simulatoren.
4. Analyser resultatet.
   En vellykket simulering avsluttes med Source og Sink SRC-sammenligning.

1.5. Kompilere og simulere designet
Figur 5. Kompilere og simulere designet

For å kompilere og kjøre en demonstrasjonstest på maskinvaren f.eksampfor design, følg disse trinnene:

1. Sørg for maskinvare f.eksampdesigngenerasjonen er fullført.
2. Start Intel Quartus Prime Pro Edition-programvaren og åpne /quartus/agi_dp_demo.qpf.
3. Klikk på Behandler ➤ Start kompilering.
4. Vent til kompileringen er fullført.

Note: Designet eksample verifiserer ikke funksjonelt Foreløpig Design Eksamples om maskinvare i denne Quartus-utgivelsen.
Relatert informasjon
Brukerveiledning for Intel Agilex I-Series FPGA Development Kit

1.6. DisplayPort Intel FPGA IP Design Eksample Parametere
Tabell 2. DisplayPort Intel FPGA IP-design Eksample Parametere for Intel Agilex F-tile-enhet

Parameter	Verdi	Beskrivelse
Tilgjengelig Design Eksample
Velg design	• Ingen • DisplayPort SST Parallell Loopback uten PCR	Velg design eksample som skal genereres. • Ingen: Ingen design eksample er tilgjengelig for gjeldende parametervalg • DisplayPort SST Parallell Loopback uten PCR: Denne utformingen f.eksample demonstrerer parallell tilbakekobling fra DisplayPort-sink til DisplayPort-kilde uten en Pixel Clock Recovery (PCR)-modul når du slår på Enable Video Input Image Port-parameteren.
Design Eksample Files
Simulering	På, av	Slå på dette alternativet for å generere det nødvendige files for simuleringstestbenken.
Syntese	På, av	Slå på dette alternativet for å generere det nødvendige files for Intel Quartus Prime-kompilering og maskinvaredesign.
Generert HDL-format
Generere File Format	Verilog, VHDL	Velg ditt foretrukne HDL-format for det genererte designet, f.eksample filesett. Note: Dette alternativet bestemmer bare formatet for den genererte toppnivå-IP-en files. Alle andre files (f.eksample testbenker og toppnivå files for maskinvaredemonstrasjon) er i Verilog HDL-format.
Target Development Kit
Velg styre	• Ingen utviklingssett • Intel Agilex I-Series Utviklingssett	Velg brettet for det målrettede designet, f.eksample. • Ingen utviklingssett: Dette alternativet utelukker alle maskinvareaspekter for designet, f.eksample. IP-kjernen setter alle pin-tilordninger til virtuelle pinner. • Intel Agilex I-Series FPGA Development Kit: Dette alternativet velger automatisk prosjektets målenhet for å matche enheten på dette utviklingssettet. Du kan endre målenheten ved å bruke parameteren Change Target Device hvis tavlerevisjonen din har en annen enhetsvariant. IP-kjernen setter alle pin-tilordninger i henhold til utviklingssettet. Note: Foreløpig design Eksample er ikke funksjonelt verifisert på maskinvare i denne Quartus-utgivelsen. • Custom Development Kit: Dette alternativet lar design f.eksample som skal testes på et tredjeparts utviklingssett med en Intel FPGA. Det kan hende du må angi pin-tilordningene på egen hånd.
	Målrettingsenhet
Endre målenhet	På, av	Slå på dette alternativet og velg den foretrukne enhetsvarianten for utviklingssettet.

Parallell Loopback Design Eksamples

DisplayPort Intel FPGA IP-design eksamples demonstrerer parallell tilbakekobling fra DisplayPort RX-forekomst til DisplayPort TX-forekomst uten en Pixel Clock Recovery (PCR)-modul med statisk hastighet.
Tabell 3. DisplayPort Intel FPGA IP-design Eksample for Intel Agilex F-tile-enhet

Design Eksample	Betegnelse	Datahastighet	Kanalmodus	Loopback Type
DisplayPort SST parallell loopback uten PCR	DisplayPort SST	HBR3	Enkelt	Parallell uten PCR

2.1. Intel Agilex F-tile DisplayPort SST Parallell Loopback-designfunksjoner
SST parallell loopback-design eksamples viser overføring av en enkelt videostrøm fra DisplayPort-vask til DisplayPort-kilde uten Pixel Clock Recovery (PCR) med statisk hastighet.

Figur 6. Intel Agilex F-tile DisplayPort SST Parallell Loopback uten PCR

• I denne varianten er DisplayPort-kildens parameter, TX_SUPPORT_IM_ENABLE, slått på og videobildegrensesnittet brukes.
• DisplayPort-vasken mottar video- og/eller lydstrømming fra ekstern videokilde som GPU og dekoder den til parallelt videogrensesnitt.
• DisplayPort-vaskevideoutgangen driver DisplayPort-kildevideogrensesnittet direkte og koder til DisplayPort-hovedkoblingen før overføring til skjermen.
• IOPLL driver både DisplayPort-vasken og kildevideoklokkene med en fast frekvens.
• Hvis DisplayPort-vasken og kildens MAX_LINK_RATE-parameter er konfigurert til HBR3 og PIXELS_PER_CLOCK er konfigurert til Quad, kjører videoklokken på 300 MHz for å støtte 8Kp30 pikselhastighet (1188/4 = 297 MHz).

2.2. Klokkeskjema
Klokkeskjemaet illustrerer klokkedomenene i DisplayPort Intel FPGA IP-design, f.eksample.
Figur 7. Klokkeskjema for Intel Agilex F-tile DisplayPort Transceiver

Tabell 4. Klokkeskjemasignaler

Klokke i diagrammet	Beskrivelse
SysPLL refclk	F-tile System PLL referanseklokke som kan være en hvilken som helst klokkefrekvens som er delbar med System PLL for den utgangsfrekvensen. I dette designet eksample, system_pll_clk_link og rx/tx refclk_link deler samme SysPLL refclk som er 150Mhz. Det må være en ledig klokke som er koblet fra en dedikert transceiver-referanseklokkepinne til inngangsklokkeporten til Reference and System PLL Clocks IP, før den tilsvarende utgangsporten kobles til DisplayPort Phy Top.
system_pll_clk_link	Minimum System PLL-utgangsfrekvens for å støtte alle DisplayPort-hastigheter er 320Mhz. Dette designet eksample bruker 900 Mhz (høyeste) utgangsfrekvens slik at SysPLL refclk kan deles med rx/tx refclk_link som er 150 Mhz.
rx_cdr_refclk_link/tx_pll_refclk_link	Rx CDR og Tx PLL Link refclk som er festet til 150 Mhz for å støtte alle DisplayPort-datahastigheter.
rx_ls_clkout/tx Er clkout	DisplayPort Link Speed ​​Klokke for å klokke DisplayPort IP-kjerne. Frekvens tilsvarende Data Rate divider med parallell databredde. Exampde: Frekvens = datahastighet/databredde = 8.1G (HBR3) / 40bits = 202.5 ​​Mhz

2.3. Simuleringstestbenk
Simuleringstestbenken simulerer DisplayPort TX seriell loopback til RX.
Figur 8. DisplayPort Intel FPGA IP Simplex Mode Simulation Testbench Block Diagram

Tabell 5. Testbenkkomponenter

Komponent	Beskrivelse
Videomønstergenerator	Denne generatoren produserer fargelinjemønstre som du kan konfigurere. Du kan parameterisere videoformatets timing.
Testbenk kontroll	Denne blokken kontrollerer testsekvensen til simuleringen og genererer de nødvendige stimulussignalene til TX-kjernen. Testbenk-kontrollblokken leser også CRC-verdien fra både kilden og vasken for å gjøre sammenligninger.
RX Link Speed ​​Clock Frequency Checker	Denne kontrolløren verifiserer om RX-transceiverens gjenopprettede klokkefrekvens samsvarer med ønsket datahastighet.
TX Link Speed ​​Clock Frequency Checker	Denne kontrolløren verifiserer om den gjenopprettede klokkefrekvensen for TX-transceiveren samsvarer med ønsket datahastighet.

Simuleringstestbenken utfører følgende verifikasjoner:
Tabell 6. Testbenkverifikasjoner

Testkriterier	Bekreftelse
• Link Training ved Data Rate HBR3 • Les DPCD-registrene for å sjekke om DP-statusen angir og måler både TX- og RX-koblingshastighetsfrekvens.	Integrerer Frequency Checker for å måle Link Speed-klokkens frekvensutgang fra TX- og RX-transceiveren.
• Kjør videomønster fra TX til RX. • Verifiser CRC for både kilde og synke for å sjekke om de stemmer overens	• Kobler videomønstergeneratoren til DisplayPort-kilden for å generere videomønsteret. • Testbenkkontroll leser deretter ut både kilde- og synke-CRC fra DPTX- og DPRX-registre og sammenligner for å sikre at begge CRC-verdiene er identiske. Note: For å sikre at CRC beregnes, må du aktivere parameteren Support CTS testautomation.

Dokumentrevisjonshistorikk for DisplayPort Intel

Agilex F-flis FPGA IP Design Eksample brukerveiledning

Dokumentversjon	Intel Quartus Prime-versjon	IP-versjon	Endringer
2021.12.13	21.4	21.0.0	Første utgivelse.

Intel Corporation. Alle rettigheter forbeholdt. Intel, Intel-logoen og andre Intel-merker er varemerker for Intel Corporation eller dets datterselskaper. Intel garanterer ytelsen til sine FPGA- og halvlederprodukter i henhold til gjeldende spesifikasjoner i henhold til Intels standardgaranti, men forbeholder seg retten til å gjøre endringer i produkter og tjenester når som helst uten varsel. Intel påtar seg intet ansvar eller ansvar som oppstår som følge av applikasjonen eller bruken av informasjon, produkter eller tjenester som er beskrevet her, med mindre det er uttrykkelig skriftlig avtalt med Intel. Intel-kunder anbefales å få tak i den nyeste versjonen av enhetsspesifikasjonene før de stoler på publisert informasjon og før de bestiller produkter eller tjenester.
*Andre navn og merker kan gjøres krav på som andres eiendom.
ISO 9001: 2015 Registrert

Online versjon
Send tilbakemelding
UG-20347
ID: 709308
Versjon: 2021.12.13

Dokumenter / Ressurser

intel DisplayPort Agilex F-Tile FPGA IP Design Eksample [pdfBrukerhåndbok DisplayPort Agilex F-Tile FPGA IP Design Eksample, DisplayPort Agilex, F-Tile FPGA IP Design Example, F-Tile FPGA IP-design, FPGA IP-design Eksample, IP Design Eksample, IP-design, UG-20347, 709308

Referanser

• Brukerhåndbok