DisplayPort Agilex F-Tile FPGA IP Design Example
ຄູ່ມືຜູ້ໃຊ້
ອັບເດດສໍາລັບ Intel® Quartus® Prime Design Suite: 21.4
ເວີຊັນ IP: 21.0.0
DisplayPort Intel FPGA IP Design Example ຄູ່ມືເລີ່ມຕົ້ນດ່ວນ
ການອອກແບບ DisplayPort Intel® FPGA IP examples ສໍາລັບອຸປະກອນ Intel Agilex™ F-tile ປະກອບດ້ວຍການທົດສອບ simulating ແລະການອອກແບບຮາດແວທີ່ສະຫນັບສະຫນູນການລວບລວມແລະການທົດສອບຮາດແວ.
DisplayPort Intel FPGA IP ສະຫນອງການອອກແບບຕໍ່ໄປນີ້ examples:
- DisplayPort SST loopback ຂະຫນານໂດຍບໍ່ມີໂມດູນ Pixel Clock Recovery (PCR) ໃນອັດຕາຄົງທີ່
ເມື່ອທ່ານສ້າງການອອກແບບ exampດັ່ງນັ້ນ, ຕົວແກ້ໄຂພາລາມິເຕີຈະສ້າງອັດຕະໂນມັດ files ມີຄວາມຈໍາເປັນເພື່ອຈໍາລອງ, ລວບລວມ, ແລະການທົດສອບການອອກແບບໃນຮາດແວ.
ໝາຍເຫດ: ເວີຊັ່ນຊອບແວ Intel Quartus® Prime 21.4 ຮອງຮັບພຽງແຕ່ Preliminary Design Example ສໍາລັບຈຸດປະສົງການວິເຄາະຈໍາລອງ, ການສັງເຄາະ, ການສັງລວມ, ແລະກໍານົດເວລາ. ການທໍາງານຂອງຮາດແວຍັງບໍ່ໄດ້ຮັບການຢັ້ງຢືນຢ່າງເຕັມສ່ວນ.
ຮູບທີ 1. ການພັດທະນາ Stages
ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
- ຄູ່ມືຜູ້ໃຊ້ DisplayPort Intel FPGA IP
- ກຳລັງຍ້າຍໄປໃຊ້ Intel Quartus Prime Pro Edition
1.1. ໂຄງສ້າງໄດເລກະທໍລີ
ຮູບທີ 2. ໂຄງສ້າງໄດເລກະທໍລີ
ຕາຕະລາງ 1. ການອອກແບບ Example ອົງປະກອບ
| ໂຟນເດີ | Files |
| rtl/ຫຼັກ | dp_core.ip |
| dp_rx.ip | |
| dp_tx.ip | |
| rtl/rx_phy | dp_gxb_rx/ ((DP PMA UX build block) |
| dp_rx_data_fifo.ip | |
| rx_top_phy.sv | |
| rtl/tx_phy | dp_gxb_rx/ ((DP PMA UX build block) |
| dp_tx_data_fifo.ip | |
| dp_tx_data_fifo.ip |
1.2. ຄວາມຕ້ອງການຮາດແວ ແລະຊອບແວ
Intel ໃຊ້ຮາດແວ ແລະຊອບແວຕໍ່ໄປນີ້ເພື່ອທົດສອບການອອກແບບ example:
ຮາດແວ
- ຊຸດພັດທະນາ Intel Agilex I-Series
ຊອບແວ
- Intel Quartus Prime
- Synopsys* VCL Simulator
1.3. ການສ້າງການອອກແບບ
ໃຊ້ຕົວແກ້ໄຂພາຣາມິເຕີ IP DisplayPort Intel FPGA ໃນຊອບແວ Intel Quartus Prime ເພື່ອສ້າງການອອກແບບ exampເລ.
ຮູບທີ 3. ການສ້າງກະແສການອອກແບບ
- ເລືອກເຄື່ອງມື ➤ IP Catalog, ແລະເລືອກ Intel Agilex F-tile ເປັນຄອບຄົວອຸປະກອນເປົ້າໝາຍ.
ຫມາຍເຫດ: ການອອກແບບ example ຮອງຮັບອຸປະກອນ Intel Agilex F-tile ເທົ່ານັ້ນ. - ໃນລາຍການ IP, ຊອກຫາ ແລະຄລິກສອງຄັ້ງ DisplayPort Intel FPGA IP. ໜ້າຈໍການປ່ຽນແປງ IP ໃໝ່ປະກົດຂຶ້ນ.
- ລະບຸຊື່ລະດັບສູງສຸດສຳລັບການປ່ຽນແປງ IP ແບບກຳນົດເອງຂອງທ່ານ. ຕົວແກ້ໄຂພາລາມິເຕີບັນທຶກການຕັ້ງຄ່າການປ່ຽນແປງ IP ໃນ a file ຊື່ .ip.
- ທ່ານສາມາດເລືອກອຸປະກອນ Intel Agilex F-tile ສະເພາະໃນຊ່ອງອຸປະກອນ, ຫຼືຮັກສາການເລືອກອຸປະກອນຊອບແວ Intel Quartus Prime ໄວ້ໃນຕອນຕົ້ນ.
- ກົດ OK. ຕົວແກ້ໄຂພາລາມິເຕີປາກົດ.
- ຕັ້ງຄ່າພາລາມິເຕີທີ່ຕ້ອງການສໍາລັບທັງ TX ແລະ RX
- ກ່ຽວກັບການອອກແບບ Exampໃນແຖບ, ເລືອກ DisplayPort SST Parallel Loopback ໂດຍບໍ່ມີການ PCR.
- ເລືອກ Simulation ເພື່ອສ້າງ testbench, ແລະເລືອກ Synthesis ເພື່ອສ້າງຮາດແວອອກແບບ exampເລ. ທ່ານຕ້ອງເລືອກຢ່າງໜ້ອຍໜຶ່ງໃນຕົວເລືອກເຫຼົ່ານີ້ເພື່ອສ້າງ example fileດ. ຖ້າທ່ານເລືອກທັງສອງ, ເວລາການຜະລິດແມ່ນຍາວກວ່າ.
- ກົດ Generate Example ການອອກແບບ.
1.4. ຈໍາລອງການອອກແບບ
ການອອກແບບ DisplayPort Intel FPGA IP example testbench simulates ການອອກແບບ loopback serial ຈາກ TX instance ກັບ RX instance. ໂມດູນເຄື່ອງສ້າງຮູບແບບວິດີໂອພາຍໃນເຮັດໃຫ້ການສະແດງຜົນຂອງ DisplayPort TX ແລະຜົນຜະລິດວິດີໂອຕົວຢ່າງ RX ເຊື່ອມຕໍ່ກັບຕົວກວດສອບ CRC ໃນ testbench.
ຮູບທີ 4. ການອອກແບບການໄຫຼວຽນຂອງຈໍາລອງ
- ໄປທີ່ໂຟນເດີ Synopsys simulator ແລະເລືອກ VCS.
- ແລ່ນສະຄຣິບຈຳລອງ.
ທີ່ມາ vcs_sim.sh - script ດໍາເນີນການ Quartus TLG, ລວບລວມແລະດໍາເນີນການ testbench ໃນ simulator.
- ວິເຄາະຜົນໄດ້ຮັບ.
ການຈໍາລອງທີ່ປະສົບຜົນສໍາເລັດສິ້ນສຸດລົງດ້ວຍການປຽບທຽບ Source ແລະ Sink SRC.
1.5. ການລວບລວມແລະຈໍາລອງການອອກແບບ
ຮູບທີ 5. ການລວບລວມ ແລະຈໍາລອງການອອກແບບ
ເພື່ອລວບລວມແລະດໍາເນີນການທົດສອບການສາທິດກ່ຽວກັບຮາດແວ exampການອອກແບບ, ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້:
- ຮັບປະກັນຮາດແວ exampການຜະລິດການອອກແບບແມ່ນສໍາເລັດ.
- ເປີດຕົວຊອບແວ Intel Quartus Prime Pro Edition ແລະເປີດ /quartus/agi_dp_demo.qpf.
- ຄລິກການປະມວນຜົນ ➤ ເລີ່ມການລວບລວມຂໍ້ມູນ.
- ລໍຖ້າຈົນກ່ວາການລວບລວມສໍາເລັດ.
ໝາຍເຫດ: ການອອກແບບ example ບໍ່ໄດ້ກວດສອບການອອກແບບເບື້ອງຕົ້ນ Example on hardware ໃນການປ່ອຍ Quartus ນີ້.
ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
ຊຸດຄູ່ມືການພັດທະນາ Intel Agilex I-Series FPGA
1.6. DisplayPort Intel FPGA IP Design Example Parameters
ຕາຕະລາງ 2. DisplayPort Intel FPGA IP Design Exampຕົວກໍານົດການສໍາລັບອຸປະກອນ Intel Agilex F-tile
| ພາລາມິເຕີ | ມູນຄ່າ | ລາຍລະອຽດ |
| ການອອກແບບທີ່ມີຢູ່ Example | ||
| ເລືອກການອອກແບບ | •ບໍ່ມີ • DisplayPort SST ຂະຫນານ Loopback ໂດຍບໍ່ມີການ PCR |
ເລືອກການອອກແບບ example ທີ່ຈະໄດ້ຮັບການຜະລິດ. • ບໍ່ມີ: ບໍ່ມີການອອກແບບ example ສາມາດໃຊ້ໄດ້ສໍາລັບການເລືອກພາລາມິເຕີໃນປະຈຸບັນ • DisplayPort SST Parallel Loopback ໂດຍບໍ່ມີການ PCR: ການອອກແບບນີ້ example ສະແດງໃຫ້ເຫັນການ loopback ຂະຫນານຈາກ DisplayPort sink ກັບແຫຼ່ງ DisplayPort ໂດຍບໍ່ມີການໂມດູນ Pixel Clock Recovery (PCR) ໃນເວລາທີ່ທ່ານເປີດການເປີດໃຊ້ງານພາລາມິເຕີ Video Input Port Image. |
| ການອອກແບບ Example Files | ||
| ການຈຳລອງ | ເປີດ, ປິດ | ເປີດຕົວເລືອກນີ້ເພື່ອສ້າງສິ່ງທີ່ຈໍາເປັນ files ສໍາລັບ simulation testbench. |
| ການສັງເຄາະ | ເປີດ, ປິດ | ເປີດຕົວເລືອກນີ້ເພື່ອສ້າງສິ່ງທີ່ຈໍາເປັນ files ສໍາລັບການລວບລວມ Intel Quartus Prime ແລະການອອກແບບຮາດແວ. |
| ຮູບແບບ HDL ທີ່ສ້າງຂຶ້ນ | ||
| ສ້າງ File ຮູບແບບ | Verilog, VHDL | ເລືອກຮູບແບບ HDL ທີ່ທ່ານຕ້ອງການສໍາລັບການອອກແບບທີ່ສ້າງຂຶ້ນ example fileຕັ້ງ. ໝາຍເຫດ: ຕົວເລືອກນີ້ພຽງແຕ່ກໍານົດຮູບແບບສໍາລັບ IP ລະດັບເທິງທີ່ສ້າງຂຶ້ນ fileດ. ອື່ນໆທັງໝົດ files (ຕົວຢ່າງເຊັ່ນample testbenches ແລະລະດັບເທິງ files ສໍາລັບການສາທິດຮາດແວ) ແມ່ນຢູ່ໃນຮູບແບບ Verilog HDL. |
| ຊຸດການພັດທະນາເປົ້າໝາຍ | ||
| ເລືອກກະດານ | • ບໍ່ມີຊຸດພັດທະນາ • Intel Agilex I-Series ຊຸດພັດທະນາ |
ເລືອກກະດານສໍາລັບການອອກແບບເປົ້າຫມາຍ exampເລ. • ບໍ່ມີຊຸດພັດທະນາ: ທາງເລືອກນີ້ບໍ່ລວມທຸກດ້ານຂອງຮາດແວສໍາລັບການອອກແບບ exampເລ. ຫຼັກ IP ກໍານົດການມອບຫມາຍ pin ທັງຫມົດໃຫ້ກັບ pins virtual. • ຊຸດພັດທະນາ Intel Agilex I-Series FPGA: ຕົວເລືອກນີ້ຈະເລືອກອຸປະກອນເປົ້າໝາຍຂອງໂຄງການໂດຍອັດຕະໂນມັດເພື່ອໃຫ້ກົງກັບອຸປະກອນໃນຊຸດພັດທະນານີ້. ທ່ານອາດຈະປ່ຽນອຸປະກອນເປົ້າຫມາຍດັ່ງກ່າວໂດຍໃຊ້ຕົວກໍານົດການປ່ຽນອຸປະກອນເປົ້າຫມາຍດັ່ງກ່າວຖ້າຫາກວ່າການປັບປຸງກະດານຂອງທ່ານມີອຸປະກອນທີ່ແຕກຕ່າງກັນ. ຫຼັກ IP ກໍານົດການມອບຫມາຍ pin ທັງຫມົດຕາມຊຸດການພັດທະນາ. ໝາຍເຫດ: ການອອກແບບເບື້ອງຕົ້ນ Example ບໍ່ໄດ້ຮັບການຢັ້ງຢືນການເຮັດວຽກຢູ່ໃນຮາດແວໃນການປ່ອຍ Quartus ນີ້. • ຊຸດການພັດທະນາແບບກຳນົດເອງ: ທາງເລືອກນີ້ອະນຸຍາດໃຫ້ອອກແບບ example ຈະໄດ້ຮັບການທົດສອບໃນຊຸດການພັດທະນາພາກສ່ວນທີສາມທີ່ມີ Intel FPGA. ທ່ານອາດຈະຈໍາເປັນຕ້ອງໄດ້ກໍານົດການມອບຫມາຍ PIN ດ້ວຍຕົວທ່ານເອງ. |
| ອຸປະກອນເປົ້າໝາຍ | ||
| ປ່ຽນອຸປະກອນເປົ້າໝາຍ | ເປີດ, ປິດ | ເປີດຕົວເລືອກນີ້ ແລະເລືອກຕົວແປອຸປະກອນທີ່ຕ້ອງການສຳລັບຊຸດພັດທະນາ. |
ການອອກແບບ Loopback ຂະຫນານ Examples
ການອອກແບບ DisplayPort Intel FPGA IP examples demonstrate parallel loopback from DisplayPort RX instance to DisplayPort TX instance without a Pixel Clock Recovery (PCR) module at static rate.
ຕາຕະລາງ 3. DisplayPort Intel FPGA IP Design Example ສໍາລັບອຸປະກອນ Intel Agilex F-tile
| ການອອກແບບ Example | ການກໍານົດ | ອັດຕາຂໍ້ມູນ | ແບບ Channel | ປະເພດ Loopback |
| DisplayPort SST loopback ຂະຫນານໂດຍບໍ່ມີ PCR | DisplayPort SST | HBR3 | ງ່າຍດາຍ | ຂະຫນານໂດຍບໍ່ມີ PCR |
2.1. Intel Agilex F-tile DisplayPort SST Parallel Loopback ຄຸນນະສົມບັດການອອກແບບ
ການອອກແບບ loopback ຂະຫນານ SST examples ສະແດງໃຫ້ເຫັນການຖ່າຍທອດວິດີໂອດຽວຈາກ DisplayPort sink ໄປຫາແຫຼ່ງ DisplayPort ໂດຍບໍ່ມີການ Pixel Clock Recovery (PCR) ໃນອັດຕາຄົງທີ່.
ຮູບ 6. Intel Agilex F-tile DisplayPort SST Parallel Loopback ໂດຍບໍ່ມີ PCR
- ໃນຕົວແປນີ້, ພາຣາມິເຕີຂອງແຫຼ່ງ DisplayPort, TX_SUPPORT_IM_ENABLE, ຖືກເປີດໃຊ້ ແລະສ່ວນຕິດຕໍ່ຮູບພາບວິດີໂອຖືກໃຊ້.
- ອ່າງລ້າງ DisplayPort ໄດ້ຮັບການຖ່າຍທອດວິດີໂອ ແລະສຽງຈາກແຫຼ່ງວິດີໂອພາຍນອກເຊັ່ນ GPU ແລະຖອດລະຫັດມັນເຂົ້າໄປໃນການໂຕ້ຕອບວິດີໂອຂະຫນານ.
- ການສະແດງຜົນວິດີໂອທີ່ຈົມຂອງ DisplayPort ຂັບເຄື່ອນໂດຍກົງໃສ່ສ່ວນຕິດຕໍ່ວິດີໂອຂອງແຫຼ່ງ DisplayPort ແລະເຂົ້າລະຫັດໄປທີ່ລິ້ງຫຼັກຂອງ DisplayPort ກ່ອນທີ່ຈະສົ່ງໄປຫາຈໍພາບ.
- IOPLL ຂັບທັງຫລົ້ມຈົມ DisplayPort ແລະໂມງວິດີໂອແຫຼ່ງດ້ວຍຄວາມຖີ່ຄົງທີ່.
- ຖ້າ DisplayPort ຈົມລົງແລະພາລາມິເຕີ MAX_LINK_RATE ຂອງແຫຼ່ງຖືກຕັ້ງຄ່າເປັນ HBR3 ແລະ PIXELS_PER_CLOCK ຖືກຕັ້ງຄ່າເປັນ Quad, ໂມງວິດີໂອແລ່ນຢູ່ທີ່ 300 MHz ເພື່ອຮອງຮັບອັດຕາ 8Kp30 pixel (1188/4 = 297 MHz).
2.2. ໂຄງການໂມງ
ແຜນຜັງໂມງສະແດງໃຫ້ເຫັນເຖິງໂດເມນໂມງໃນ DisplayPort Intel FPGA IP ການອອກແບບ exampເລ.
ຮູບທີ 7. ລະບົບໂມງ Intel Agilex F-tile DisplayPort Transceiver
ຕາຕະລາງ 4. ສັນຍານລະບົບໂມງ
| ໂມງໃນແຜນວາດ | ລາຍລະອຽດ |
| SysPLL refclk | ໂມງອ້າງອີງລະບົບ F-tile PLL ເຊິ່ງສາມາດເປັນຄວາມຖີ່ໂມງທີ່ສາມາດແບ່ງອອກໄດ້ໂດຍ System PLL ສໍາລັບຄວາມຖີ່ຂອງຜົນຜະລິດນັ້ນ. ໃນການອອກແບບນີ້ example, system_pll_clk_link ແລະ rx/tx refclk_link ແມ່ນການແບ່ງປັນ SysPLL refclk ດຽວກັນເຊິ່ງເປັນ 150Mhz. ມັນຕ້ອງເປັນໂມງແລ່ນຟຣີທີ່ເຊື່ອມຕໍ່ຈາກເຂັມໂມງການອ້າງອິງ transceiver ສະເພາະກັບພອດໂມງເຂົ້າຂອງ Reference ແລະ System PLL Clocks IP, ກ່ອນທີ່ຈະເຊື່ອມຕໍ່ພອດຜົນຜະລິດທີ່ສອດຄ້ອງກັນກັບ DisplayPort Phy Top. |
| system_pl_clk_link | ຄວາມຖີ່ຂອງການຜະລິດ PLL ຕໍ່າສຸດຂອງລະບົບເພື່ອສະຫນັບສະຫນູນອັດຕາ DisplayPort ທັງຫມົດແມ່ນ 320Mhz. ການອອກແບບນີ້ example ໃຊ້ຄວາມຖີ່ຜົນຜະລິດ 900 Mhz (ສູງສຸດ) ເພື່ອໃຫ້ SysPLL refclk ສາມາດແບ່ງປັນກັບ rx/tx refclk_link ເຊິ່ງເປັນ 150 Mhz. |
| rx_cdr_refclk_link/tx_pll_refclk_link | Rx CDR ແລະ Tx PLL Link refclk ທີ່ຄົງທີ່ 150 Mhz ເພື່ອສະຫນັບສະຫນູນອັດຕາຂໍ້ມູນ DisplayPort ທັງຫມົດ. |
| rx_ls_clkout/tx ແມ່ນ clkout | DisplayPort Link Speed Clock ກັບໂມງ DisplayPort IP core. ຄວາມຖີ່ເທົ່າກັບອັດຕາຂໍ້ມູນແບ່ງຕາມຄວາມກວ້າງຂໍ້ມູນຂະໜານ. Example: ຄວາມຖີ່ = ອັດຕາຂໍ້ມູນ/ຄວາມກວ້າງຂອງຂໍ້ມູນ = 8.1G (HBR3) / 40bits = 202.5 Mhz |
2.3. Simulation Testbench
simulation testbench simulates DisplayPort TX serial loopback ກັບ RX.
ຮູບທີ 8. DisplayPort Intel FPGA IP Simplex Mode Simulation Testbench Block Diagram
ຕາຕະລາງ 5. ອົງປະກອບ Testbench
| ອົງປະກອບ | ລາຍລະອຽດ |
| ຜູ້ຜະລິດຮູບແບບວິດີໂອ | ເຄື່ອງກໍາເນີດນີ້ຜະລິດຮູບແບບແຖບສີທີ່ທ່ານສາມາດກໍາຫນົດຄ່າໄດ້. ທ່ານສາມາດກໍານົດເວລາຮູບແບບວິດີໂອ. |
| ການຄວບຄຸມ Testbench | ຕັນນີ້ຄວບຄຸມລໍາດັບການທົດສອບຂອງການຈໍາລອງແລະສ້າງສັນຍານກະຕຸ້ນທີ່ຈໍາເປັນຕໍ່ຫຼັກ TX. ຕັນຄວບຄຸມ testbench ຍັງອ່ານຄ່າ CRC ຈາກທັງແຫຼ່ງແລະ sink ເພື່ອເຮັດໃຫ້ການປຽບທຽບ. |
| ຕົວກວດສອບຄວາມຖີ່ຂອງໂມງຄວາມໄວເຊື່ອມຕໍ່ RX | ຕົວກວດສອບນີ້ກວດສອບວ່າຄວາມຖີ່ຂອງໂມງຮັບສັນຍານ RX ທີ່ກູ້ຄືນມາກົງກັບອັດຕາຂໍ້ມູນທີ່ຕ້ອງການ. |
| ຕົວກວດສອບຄວາມຖີ່ໂມງຄວາມໄວເຊື່ອມຕໍ່ TX | ຕົວກວດສອບນີ້ກວດສອບວ່າຄວາມຖີ່ຂອງໂມງຮັບຜ່ານ TX transceiver ກົງກັບອັດຕາຂໍ້ມູນທີ່ຕ້ອງການ. |
simulation testbench ເຮັດການຢັ້ງຢືນດັ່ງຕໍ່ໄປນີ້:
ຕາຕະລາງ 6. ການກວດສອບ Testbench
| ເງື່ອນໄຂການທົດສອບ | ການຢັ້ງຢືນ |
| • ການເຊື່ອມໂຍງການຝຶກອົບຮົມໃນອັດຕາຂໍ້ມູນ HBR3 • ອ່ານການລົງທະບຽນ DPCD ເພື່ອກວດເບິ່ງວ່າສະຖານະ DP ກຳນົດ ແລະວັດແທກຄວາມຖີ່ຂອງຄວາມໄວການເຊື່ອມຕໍ່ TX ແລະ RX ຫຼືບໍ່. |
ລວມຕົວກວດສອບຄວາມຖີ່ເພື່ອວັດແທກຄວາມຖີ່ຂອງໂມງເຊື່ອມຕໍ່ຄວາມໄວຈາກເຄື່ອງຮັບສັນຍານ TX ແລະ RX. |
| • ແລ່ນຮູບແບບວິດີໂອຈາກ TX ໄປ RX. • ກວດສອບ CRC ສໍາລັບທັງແຫຼ່ງ ແລະ sink ເພື່ອກວດເບິ່ງວ່າພວກມັນກົງກັນຫຼືບໍ່ |
• ເຊື່ອມຕໍ່ເຄື່ອງສ້າງຮູບແບບວິດີໂອກັບແຫຼ່ງ DisplayPort ເພື່ອສ້າງຮູບແບບວິດີໂອ. • ການຄວບຄຸມ Testbench ຕໍ່ໄປຈະອ່ານທັງ Source ແລະ Sink CRC ຈາກການລົງທະບຽນ DPTX ແລະ DPRX ແລະປຽບທຽບເພື່ອຮັບປະກັນວ່າຄ່າ CRC ທັງສອງແມ່ນຄືກັນ. ໝາຍເຫດ: ເພື່ອໃຫ້ແນ່ໃຈວ່າ CRC ຖືກຄິດໄລ່, ທ່ານຕ້ອງເປີດໃຊ້ຕົວກໍານົດການອັດຕະໂນມັດການທົດສອບ CTS ສະຫນັບສະຫນູນ. |
ປະຫວັດການແກ້ໄຂເອກະສານສໍາລັບ DisplayPort Intel
Agilex F-tile FPGA IP Design Example ຄູ່ມືຜູ້ໃຊ້
| ສະບັບເອກະສານ | ລຸ້ນ Intel Quartus Prime | ລຸ້ນ IP | ການປ່ຽນແປງ |
| 2021.12.13 | 21.4 | 21.0.0 | ການປ່ອຍຕົວໃນເບື້ອງຕົ້ນ. |
ບໍລິສັດ Intel. ສະຫງວນລິຂະສິດທັງໝົດ. Intel, ໂລໂກ້ Intel, ແລະເຄື່ອງໝາຍ Intel ອື່ນໆແມ່ນເຄື່ອງໝາຍການຄ້າຂອງ Intel Corporation ຫຼືບໍລິສັດຍ່ອຍຂອງມັນ. Intel ຮັບປະກັນປະສິດທິພາບຂອງຜະລິດຕະພັນ FPGA ແລະ semiconductor ຂອງຕົນຕໍ່ກັບຂໍ້ມູນຈໍາເພາະໃນປະຈຸບັນໂດຍສອດຄ່ອງກັບການຮັບປະກັນມາດຕະຖານຂອງ Intel, ແຕ່ສະຫງວນສິດທີ່ຈະປ່ຽນແປງຜະລິດຕະພັນແລະການບໍລິການໄດ້ທຸກເວລາໂດຍບໍ່ມີການແຈ້ງການ. Intel ຖືວ່າບໍ່ມີຄວາມຮັບຜິດຊອບ ຫຼືຄວາມຮັບຜິດຊອບທີ່ເກີດຂຶ້ນຈາກແອັບພລິເຄຊັນ ຫຼືການນຳໃຊ້ຂໍ້ມູນ, ຜະລິດຕະພັນ, ຫຼືບໍລິການໃດໜຶ່ງທີ່ໄດ້ອະທິບາຍໄວ້ໃນນີ້ ຍົກເວັ້ນຕາມທີ່ໄດ້ຕົກລົງຢ່າງຈະແຈ້ງໃນລາຍລັກອັກສອນໂດຍ Intel. ລູກຄ້າ Intel ໄດ້ຮັບຄໍາແນະນໍາໃຫ້ໄດ້ຮັບສະບັບຫລ້າສຸດຂອງຂໍ້ມູນຈໍາເພາະຂອງອຸປະກອນກ່ອນທີ່ຈະອີງໃສ່ຂໍ້ມູນໃດໆທີ່ຈັດພີມມາແລະກ່ອນທີ່ຈະວາງຄໍາສັ່ງສໍາລັບຜະລິດຕະພັນຫຼືການບໍລິການ.
*ຊື່ ແລະຍີ່ຫໍ້ອື່ນໆອາດຈະຖືກອ້າງວ່າເປັນຊັບສິນຂອງຄົນອື່ນ.
ISO 9001: 2015 ລົງທະບຽນ
Online Version
ສົ່ງຄຳຕິຊົມ
UG-20347
ID: 709308
ລຸ້ນ: 2021.12.13
ເອກະສານ / ຊັບພະຍາກອນ
 |
intel DisplayPort Agilex F-Tile FPGA IP Design Example [pdf] ຄູ່ມືຜູ້ໃຊ້ DisplayPort Agilex F-Tile FPGA IP Design Example, DisplayPort Agilex, F-Tile FPGA IP Design Example, F-Tile FPGA IP Design, ການອອກແບບ FPGA IP Example, IP Design Example, IP Design, UG-20347, 709308 |
