DisplayPort Agilex F-Tile FPGA IP დიზაინი მაგample
მომხმარებლის სახელმძღვანელო
განახლებულია Intel® Quartus® Prime Design Suite-სთვის: 21.4
IP ვერსია: 21.0.0

DisplayPort Intel FPGA IP დიზაინი მაგampსწრაფი დაწყების სახელმძღვანელო

DisplayPort Intel® FPGA IP დიზაინი ყოფილიampIntel Agilex™ F-კრამიტი მოწყობილობებისთვის არის სიმულაციური ტესტის მაგიდა და ტექნიკის დიზაინი, რომელიც მხარს უჭერს კომპილაციას და ტექნიკის ტესტირებას.
DisplayPort Intel FPGA IP გთავაზობთ შემდეგ დიზაინს მაგamples:

• DisplayPort SST პარალელური loopback Pixel Clock Recovery (PCR) მოდულის გარეშე სტატიკური სიჩქარით

როდესაც თქვენ ქმნით დიზაინს ყოფილიample, პარამეტრის რედაქტორი ავტომატურად ქმნის fileაუცილებელია დიზაინის სიმულაცია, შედგენა და ტესტირება აპარატურაში.
შენიშვნა: Intel Quartus® Prime 21.4 პროგრამული ვერსია მხარს უჭერს მხოლოდ Preliminary Design Exampსიმულაციის, სინთეზის, შედგენისა და დროის ანალიზის მიზნებისთვის. აპარატურის ფუნქციონირება სრულად არ არის დამოწმებული.
სურათი 1. განვითარება სtages

დაკავშირებული ინფორმაცია

• DisplayPort Intel FPGA IP მომხმარებლის სახელმძღვანელო
• მიგრაცია Intel Quartus Prime Pro Edition-ში

1.1. დირექტორია სტრუქტურა
სურათი 2. დირექტორია სტრუქტურა

ცხრილი 1. დიზაინი მაგampკომპონენტები

საქაღალდეები	Files
rtl/core	dp_core.ip
	dp_rx.ip
	dp_tx.ip
rtl/rx_phy	dp_gxb_rx/ ((DP PMA UX სამშენებლო ბლოკი)
	dp_rx_data_fifo.ip
	rx_top_phy.sv
rtl/tx_phy	dp_gxb_rx/ ((DP PMA UX სამშენებლო ბლოკი)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. ტექნიკისა და პროგრამული უზრუნველყოფის მოთხოვნები
Intel იყენებს შემდეგ აპარატურასა და პროგრამულ უზრუნველყოფას დიზაინის შესამოწმებლადampლე:
აპარატურა

• Intel Agilex I-სერიის განვითარების ნაკრები

პროგრამული უზრუნველყოფა

• Intel Quartus Prime
• Synopsys* VCL სიმულატორი

1.3. დიზაინის გენერირება
გამოიყენეთ DisplayPort Intel FPGA IP პარამეტრის რედაქტორი Intel Quartus Prime პროგრამულ უზრუნველყოფაში დიზაინის გენერირებისთვისampლე.
ნახაზი 3. დიზაინის ნაკადის გენერირება

1. აირჩიეთ Tools ➤ IP Catalog და აირჩიეთ Intel Agilex F-tile, როგორც სამიზნე მოწყობილობების ოჯახი.
   შენიშვნა: დიზაინი მაგampმხარს უჭერს მხოლოდ Intel Agilex F-Tile მოწყობილობებს.
2. IP კატალოგში იპოვნეთ და ორჯერ დააწკაპუნეთ DisplayPort Intel FPGA IP. გამოჩნდება ახალი IP ვარიაციის ფანჯარა.
3. მიუთითეთ უმაღლესი დონის სახელი თქვენი ინდივიდუალური IP ვარიაციისთვის. პარამეტრის რედაქტორი ინახავს IP ვარიაციის პარამეტრებს a file დაასახელა .ip.
4. თქვენ შეგიძლიათ აირჩიოთ Intel Agilex F-კრამიტის კონკრეტული მოწყობილობა Device ველში, ან შეინახოთ ნაგულისხმევი Intel Quartus Prime პროგრამული მოწყობილობის არჩევანი.
5. დააწკაპუნეთ OK. გამოჩნდება პარამეტრის რედაქტორი.
6. დააკონფიგურირეთ სასურველი პარამეტრები როგორც TX, ასევე RX
7. დიზაინის მაგალითზეampჩანართზე აირჩიეთ DisplayPort SST Parallel Loopback Without PCR.
8. აირჩიეთ Simulation ტესტის სკალის გენერირებისთვის და აირჩიეთ Synthesis ტექნიკის დიზაინის გენერირებისთვის exampლე. თქვენ უნდა აირჩიოთ ამ ვარიანტებიდან მინიმუმ ერთი, რომ შექმნათ დიზაინი example fileს. თუ ორივეს აირჩევთ, გენერირების დრო უფრო გრძელია.
9. დააჭირეთ Generate Exampდიზაინი.

1.4. დიზაინის სიმულაცია
DisplayPort Intel FPGA IP დიზაინი example testbench ახდენს სერიული loopback დიზაინის სიმულაციას TX ინსტანციიდან RX ინსტანციამდე. ვიდეო შაბლონის გენერატორის შიდა მოდული მართავს DisplayPort TX ინსტანციას და RX ინსტანციის ვიდეო გამომავალი უერთდება CRC ქამრებს ტესტის მაგიდაზე.
სურათი 4. დიზაინის სიმულაციური ნაკადი

1. გადადით Synopsys simulator საქაღალდეში და აირჩიეთ VCS.
2. სიმულაციური სკრიპტის გაშვება.
   წყარო vcs_sim.sh
3. სკრიპტი ასრულებს Quartus TLG-ს, აგროვებს და აწარმოებს ტესტის მაგიდას სიმულატორში.
4. გაანალიზეთ შედეგი.
   წარმატებული სიმულაცია მთავრდება Source და Sink SRC შედარებით.

1.5. დიზაინის შედგენა და სიმულაცია
სურათი 5. დიზაინის შედგენა და სიმულაცია

საჩვენებელი ტესტის შედგენა და გაშვება აპარატურაზე მაგampდიზაინისთვის, მიჰყევით ამ ნაბიჯებს:

1. უზრუნველყოს ტექნიკის მაგampდიზაინის გენერაცია დასრულებულია.
2. გაუშვით Intel Quartus Prime Pro Edition პროგრამული უზრუნველყოფა და გახსენით /quartus/agi_dp_demo.qpf.
3. დააჭირეთ დამუშავებას ➤ შედგენის დაწყება.
4. დაელოდეთ კომპილაციის დასრულებას.

შენიშვნა: დიზაინი მაგample ფუნქციურად არ ამოწმებს წინასწარი დიზაინის მაგampამ Quartus გამოშვებაში ტექნიკის შესახებ.
დაკავშირებული ინფორმაცია
Intel Agilex I-Series FPGA განვითარების ნაკრები მომხმარებლის სახელმძღვანელო

1.6. DisplayPort Intel FPGA IP დიზაინი მაგampპარამეტრები
ცხრილი 2. DisplayPort Intel FPGA IP Design Exampპარამეტრები Intel Agilex F-Tile მოწყობილობისთვის

პარამეტრი	ღირებულება	აღწერა
ხელმისაწვდომი დიზაინი მაგample
აირჩიეთ დიზაინი	• არა • DisplayPort SST Parallel Loopback PCR-ის გარეშე	აირჩიეთ დიზაინი მაგampუნდა წარმოიქმნას. • არცერთი: არ არის დიზაინი ყოფილიample ხელმისაწვდომია მიმდინარე პარამეტრის შერჩევისთვის • DisplayPort SST Parallel Loopback PCR-ის გარეშე: ეს დიზაინი მაგample აჩვენებს პარალელურ უკუსვლას DisplayPort sink-დან DisplayPort წყარომდე Pixel Clock Recovery (PCR) მოდულის გარეშე, როდესაც ჩართავთ ვიდეო შეყვანის სურათის პორტის პარამეტრს.
დიზაინი მაგample Files
სიმულაცია	Ჩართვა გამორთვა	ჩართეთ ეს პარამეტრი საჭიროების შესაქმნელად files სიმულაციური ტესტირებისთვის.
სინთეზი	Ჩართვა გამორთვა	ჩართეთ ეს პარამეტრი საჭიროების შესაქმნელად files Intel Quartus Prime კომპილაციისა და ტექნიკის დიზაინისთვის.
გენერირებული HDL ფორმატი
გენერირება File ფორმატი	Verilog, VHDL	აირჩიეთ თქვენთვის სასურველი HDL ფორმატი გენერირებული დიზაინისთვის მაგample fileკომპლექტი. შენიშვნა: ეს პარამეტრი განსაზღვრავს მხოლოდ გენერირებული უმაღლესი დონის IP-ის ფორმატს fileს. Ყველა სხვა files (მაგampლე საცდელი სკამი და უმაღლესი დონე files ტექნიკის დემონსტრირებისთვის) არის Verilog HDL ფორმატში.
სამიზნე განვითარების ნაკრები
აირჩიეთ დაფა	• განვითარების ნაკრები არ არის • Intel Agilex I-Series განვითარების ნაკრები	აირჩიეთ დაფა მიზნობრივი დიზაინისთვის მაგampლე. • No Development Kit: ეს ოფცია გამორიცხავს დიზაინის ყველა ტექნიკის ასპექტს მაგampლე. IP ბირთვი აყენებს ყველა პინის დავალებას ვირტუალურ ქინძისთავებზე. • Intel Agilex I-Series FPGA Development Kit: ეს ოფცია ავტომატურად ირჩევს პროექტის სამიზნე მოწყობილობას, რათა შეესაბამებოდეს მოწყობილობას ამ განვითარების კომპლექტზე. თქვენ შეგიძლიათ შეცვალოთ სამიზნე მოწყობილობა Change Target Device პარამეტრის გამოყენებით, თუ თქვენს დაფის ვერსიას აქვს მოწყობილობის სხვა ვარიანტი. IP ბირთვი ადგენს ყველა პინის დავალებას განვითარების ნაკრების მიხედვით. შენიშვნა: წინასწარი დიზაინი მაგample არ არის ფუნქციურად დამოწმებული აპარატურაზე ამ Quartus გამოშვებაში. • Custom Development Kit: ეს პარამეტრი საშუალებას აძლევს დიზაინის ყოფილიampუნდა შემოწმდეს მესამე მხარის განვითარების კომპლექტზე Intel FPGA-ით. შეიძლება დაგჭირდეთ დამოუკიდებლად დააყენოთ ქინძისთავები.
	სამიზნე მოწყობილობა
შეცვალეთ სამიზნე მოწყობილობა	Ჩართვა გამორთვა	ჩართეთ ეს პარამეტრი და აირჩიეთ მოწყობილობის სასურველი ვარიანტი განვითარების ნაკრებისთვის.

პარალელური მარყუჟის დიზაინი მაგamples

DisplayPort Intel FPGA IP დიზაინი exampისინი აჩვენებენ პარალელური მარყუჟის დემონსტრირებას DisplayPort RX ინსტანციიდან DisplayPort TX ინსტანციამდე Pixel Clock Recovery (PCR) მოდულის გარეშე სტატიკური სიჩქარით.
ცხრილი 3. DisplayPort Intel FPGA IP Design Example Intel Agilex F-Tile მოწყობილობისთვის

დიზაინი მაგample	აღნიშვნა	მონაცემთა სიხშირე	არხის რეჟიმი	Loopback ტიპი
DisplayPort SST პარალელური loopback PCR-ის გარეშე	DisplayPort SST	HBR3	სიმპლექსი	პარალელურად PCR-ის გარეშე

2.1. Intel Agilex F-tile DisplayPort SST Parallel Loopback დიზაინის მახასიათებლები
SST პარალელური მარყუჟის დიზაინი მაგamples აჩვენებს ერთი ვიდეო ნაკადის გადაცემას DisplayPort-დან DisplayPort-ის წყარომდე Pixel Clock Recovery (PCR) გარეშე სტატიკური სიჩქარით.

სურათი 6. Intel Agilex F-tile DisplayPort SST პარალელური მარყუჟი PCR-ის გარეშე

• ამ ვარიანტში, DisplayPort წყაროს პარამეტრი, TX_SUPPORT_IM_ENABLE, ჩართულია და გამოიყენება ვიდეო გამოსახულების ინტერფეისი.
• DisplayPort ნიჟარა იღებს ვიდეოს და ან აუდიო ნაკადს გარე ვიდეო წყაროდან, როგორიცაა GPU და დეკოდირებს მას პარალელურ ვიდეო ინტერფეისში.
• DisplayPort-ის ჩაძირვის ვიდეო გამომავალი პირდაპირ მართავს DisplayPort-ის წყაროს ვიდეო ინტერფეისს და შიფრავს DisplayPort-ის მთავარ ბმულზე მონიტორზე გადაცემამდე.
• IOPLL მართავს როგორც DisplayPort-ის ნიჟარას, ასევე წყაროს ვიდეო საათებს ფიქსირებული სიხშირით.
• თუ DisplayPort-ის ჩაძირვა და წყაროს MAX_LINK_RATE პარამეტრი კონფიგურირებულია HBR3-ზე და PIXELS_PER_CLOCK კონფიგურირებულია Quad-ზე, ვიდეო საათი მუშაობს 300 MHz-ზე 8Kp30 პიქსელის სიხშირის მხარდასაჭერად (1188/4 = 297 MHz).

2.2. დაკვრის სქემა
ქრონიკის სქემა ასახავს საათის დომენებს DisplayPort Intel FPGA IP დიზაინში.ampლე.
სურათი 7. Intel Agilex F-tile DisplayPort Transceiver ქრონიკის სქემა

ცხრილი 4. საათის სქემის სიგნალები

საათი დიაგრამაში	აღწერა
SysPLL refclk	F-tile System PLL საცნობარო საათი, რომელიც შეიძლება იყოს ნებისმიერი საათის სიხშირე, რომელიც იყოფა სისტემის PLL-ზე ამ გამომავალი სიხშირისთვის. ამ დიზაინში ყოფილიample, system_pll_clk_link და rx/tx refclk_link იზიარებს იგივე SysPLL refclk, რომელიც არის 150Mhz. ეს უნდა იყოს თავისუფალი გაშვებული საათი, რომელიც დაკავშირებულია გადამცემის საცნობარო საათის პინიდან Reference და System PLL Clocks IP-ის შეყვანის საათის პორტთან, შესაბამისი გამომავალი პორტის DisplayPort Phy Top-თან დაკავშირებამდე.
system_pll_clk_link	მინიმალური System PLL გამომავალი სიხშირე ყველა DisplayPort სიხშირის მხარდასაჭერად არის 320Mhz. ეს დიზაინი მაგample იყენებს 900 Mhz (უმაღლესი) გამომავალი სიხშირე ისე, რომ SysPLL refclk შეიძლება იყოს გაზიარებული rx/tx refclk_link, რომელიც არის 150 Mhz.
rx_cdr_refclk_link/tx_pll_refclk_link	Rx CDR და Tx PLL Link refclk, რომელიც დაფიქსირდა 150 Mhz-ზე, რათა მხარი დაუჭიროს ყველა DisplayPort მონაცემთა სიჩქარეს.
rx_ls_clkout/tx არის clkout	DisplayPort დაკავშირება სიჩქარის საათი DisplayPort IP ბირთვის საათზე. სიხშირე ექვივალენტური მონაცემთა სიჩქარის გაყოფა პარალელური მონაცემთა სიგანეზე. Exampლე: სიხშირე = მონაცემთა სიჩქარე/მონაცემთა სიგანე = 8.1 გ (HBR3) / 40 ბიტი = 202.5 ​​მჰც

2.3. სიმულაციური ტესტის მაგიდა
სიმულაციური ტესტის მაგიდა ახდენს DisplayPort TX სერიული მარყუჟის სიმულაციას RX-ზე.
სურათი 8. DisplayPort Intel FPGA IP Simplex Mode Simulation Testbench Block Diagram

ცხრილი 5. ტესტის სკამი კომპონენტები

კომპონენტი	აღწერა
ვიდეო შაბლონის გენერატორი	ეს გენერატორი აწარმოებს ფერადი ზოლების შაბლონებს, რომელთა კონფიგურაციაც შეგიძლიათ. შეგიძლიათ ვიდეოს ფორმატის დროის პარამეტრიზაცია.
სატესტო მაგიდაზე კონტროლი	ეს ბლოკი აკონტროლებს სიმულაციის ტესტის თანმიმდევრობას და წარმოქმნის საჭირო სტიმულის სიგნალებს TX ბირთვისთვის. ტესტის საკონტროლო ბლოკი ასევე კითხულობს CRC მნიშვნელობას როგორც წყაროდან, ასევე ჩაძირვისგან, შედარების გასაკეთებლად.
RX Link სიჩქარის საათის სიხშირის შემოწმება	ეს გამშვები ამოწმებს, შეესაბამება თუ არა RX გადამცემის აღდგენილი საათის სიხშირე მონაცემთა სასურველ სიჩქარეს.
TX Link სიჩქარის საათის სიხშირის შემოწმება	ეს გამშვები ამოწმებს, შეესაბამება თუ არა TX გადამცემის აღდგენილი საათის სიხშირე მონაცემთა სასურველ სიჩქარეს.

სიმულაციური ტესტის მაგიდა აკეთებს შემდეგ შემოწმებებს:
ცხრილი 6. სატესტო მაგიდაზე დამოწმებები

ტესტის კრიტერიუმები	გადამოწმება
• ბმული ტრენინგი მონაცემთა კურსით HBR3 • წაიკითხეთ DPCD რეგისტრები, რათა შეამოწმოთ არის თუ არა DP Status დაყენებული და ზომავს TX და RX Link Speed ​​სიხშირეს.	აერთიანებს სიხშირის შემოწმებას, რათა გაზომოს Link Speed ​​საათის სიხშირის გამომავალი TX და RX გადამცემიდან.
• გაუშვით ვიდეო შაბლონი TX-დან RX-მდე. • გადაამოწმეთ CRC როგორც წყაროსთვის, ასევე ჩაძირვისთვის, რათა შეამოწმოთ ისინი ემთხვევა თუ არა	• ვიდეო შაბლონის გენერირებისთვის აკავშირებს ვიდეო შაბლონის გენერატორს DisplayPort Source-თან. • Testbench კონტროლი შემდეგ წაიკითხავს როგორც Source, ისე Sink CRC DPTX და DPRX რეგისტრებიდან და ადარებს ორივე CRC მნიშვნელობების იდენტურობას. შენიშვნა: CRC-ის გამოთვლის უზრუნველსაყოფად, თქვენ უნდა ჩართოთ Support CTS ტესტის ავტომატიზაციის პარამეტრი.

დოკუმენტის შესწორების ისტორია DisplayPort Intel-ისთვის

Agilex F-tile FPGA IP Design Exampმომხმარებლის სახელმძღვანელო

დოკუმენტის ვერსია	Intel Quartus Prime ვერსია	IP ვერსია	ცვლილებები
2021.12.13	21.4	21.0.0	თავდაპირველი გამოშვება.

ინტელის კორპორაცია. Ყველა უფლება დაცულია. Intel, Intel-ის ლოგო და სხვა Intel ნიშნები არის Intel Corporation-ის ან მისი შვილობილი კომპანიების სავაჭრო ნიშნები. Intel იძლევა გარანტიას მისი FPGA და ნახევარგამტარული პროდუქტების შესრულებაზე მიმდინარე სპეციფიკაციების შესაბამისად Intel-ის სტანდარტული გარანტიის შესაბამისად, მაგრამ იტოვებს უფლებას ნებისმიერ დროს შეიტანოს ცვლილებები ნებისმიერ პროდუქტსა და სერვისში შეტყობინების გარეშე. Intel არ იღებს პასუხისმგებლობას ან პასუხისმგებლობას, რომელიც წარმოიქმნება აქ აღწერილი ნებისმიერი ინფორმაციის, პროდუქტის ან სერვისის აპლიკაციის ან გამოყენების შედეგად, გარდა იმ შემთხვევისა, რაც წერილობით არის დათანხმებული Intel-ის მიერ. Intel-ის მომხმარებლებს ურჩევენ, მიიღონ მოწყობილობის სპეციფიკაციების უახლესი ვერსია, სანამ დაეყრდნონ რაიმე გამოქვეყნებულ ინფორმაციას და განათავსონ შეკვეთები პროდუქტებსა და სერვისებზე.
*სხვა სახელები და ბრენდები შეიძლება გამოცხადდეს, როგორც სხვისი საკუთრება.
ISO 9001: 2015 დარეგისტრირდა

ონლაინ ვერსია
გამოხმაურების გაგზავნა
UG-20347წ
ID: 709308
ვერსია: 2021.12.13

დოკუმენტები / რესურსები

intel DisplayPort Agilex F-Tile FPGA IP Design Example [pdf] მომხმარებლის სახელმძღვანელო DisplayPort Agilex F-Tile FPGA IP დიზაინი მაგample, DisplayPort Agilex, F-Tile FPGA IP Design Example, F-Tile FPGA IP დიზაინი, FPGA IP დიზაინი მაგample, IP Design Example, IP დიზაინი, UG-20347, 709308

ცნობები

• მომხმარებლის სახელმძღვანელო