F-Tile JESD204C Intel FPGA IP Design Bspample Benutzerhandbuch

Dieses Benutzerhandbuch enthält die Funktionen, Nutzungsrichtlinien und eine detaillierte Beschreibung des DesignbeispielsampDateien für das F-Tile JESD204C Intel® FPGA IP mit Intel Agilex™ Geräten.

Zielgruppe

Dieses Dokument richtet sich an:

Der Designarchitekt trifft die IP-Auswahl während der Designplanungsphase auf Systemebene
Hardware-Designer bei der Integration des IP in ihr Design auf Systemebene

Validierungsingenieure während der Simulation auf Systemebene und der Hardware-Validierungsphase

Zugehörige Dokumente
Die folgende Tabelle listet andere Referenzdokumente auf, die sich auf das F-Tile JESD204C Intel FPGA IP beziehen.

Tabelle 1. Zugehörige Dokumente

Referenz	Beschreibung
F-Tile JESD204C Intel FPGA IP-Benutzerhandbuch	Stellt Informationen über die F-Tile JESD204C Intel FPGA IP bereit.
F-Tile JESD204C Intel FPGA IP Versionshinweise	Listet die Änderungen auf, die für die F-Tile JESD204C F-Tile JESD204C in einer bestimmten Version vorgenommen wurden.
Intel Agilex Gerätedatenblatt	Dieses Dokument beschreibt die elektrischen Eigenschaften, Schalteigenschaften, Konfigurationsspezifikationen und das Timing für Intel Agilex-Geräte.

Akronyme und Glossar

Tabelle 2. Akronymliste

Akronym	Erweiterung
LEMC	Lokaler erweiterter Multiblock-Takt
FC	Frame-Clock-Rate
ADC	Analog-Digital-Wandler
DAC	Digital-Analog-Wandler
DSP	Digitaler Signalprozessor
TX	Sender
RX	Empfänger

Akronym	Erweiterung
DLL	Datenübertragungsebene
CSR	Steuer- und Statusregister
CRU	Uhr- und Reset-Einheit
ISR	Serviceroutine unterbrechen
FIFO	Zuerst rein, zuerst raus
SERDES	Serializer Deserializer
ECC	Fehlerkorrekturcode
FEC	Forward Error Correction
SERR	Einzelfehlererkennung (in ECC, korrigierbar)
DERR	Doppelfehlererkennung (in ECC, fatal)
PRBS	Pseudozufällige binäre Folge
MAC	Media-Access-Controller. MAC umfasst Protokollunterschicht, Transportschicht und Datenverbindungsschicht.
PHY	Physikalische Schicht. PHY umfasst typischerweise die physikalische Schicht, SERDES, Treiber, Empfänger und CDR.
PCS	Physikalische Codierungs-Unterschicht
PMA	Physische Mediumbefestigung
RBD	RX-Pufferverzögerung
UI	Einheitsintervall = Dauer des seriellen Bits
RBD-Zählung	RX Buffer Delay späteste Lane-Ankunft
RBD-Offset	Gelegenheit zur Freigabe der RX-Pufferverzögerung
SH	Header synchronisieren
TL	Transportschicht
EMIB	Eingebettete Multi-Die-Verbindungsbrücke

Tabelle 3. Glossarliste

Begriff	Beschreibung
Konvertergerät	ADC- oder DAC-Wandler
Logikgerät	FPGA oder ASIC
Oktett	Eine Gruppe von 8 Bits, die als Eingang für den 64/66-Encoder und als Ausgang vom Decoder dient
Knabbern	Ein Satz von 4 Bits, der die grundlegende Arbeitseinheit der JESD204C-Spezifikationen darstellt
Block	Ein 66-Bit-Symbol, das durch das 64/66-Codierungsschema generiert wird
Leitungsrate	Effektive Datenrate der seriellen Verbindung Lane Line Rate = (Mx Sx N'x 66/64 x FC) / L
Link-Uhr	Verbindungstakt = Lane-Line-Rate/66.
Rahmen	Ein Satz aufeinanderfolgender Oktetts, in denen die Position jedes Oktetts durch Bezugnahme auf ein Rahmenausrichtungssignal identifiziert werden kann.
Frame Clock	Ein Systemtakt, der mit der Frame-Rate läuft, das muss 1x und 2x Link-Takt sein.

Begriff	Beschreibung
Samples per frameclock	Samples pro Uhr, insgesamt sampDateien im Rahmentakt für das Konvertergerät.
LEMC	Interner Takt, der verwendet wird, um die Grenze des erweiterten Multiblocks zwischen Bahnen und in die externen Referenzen (SYSREF oder Unterklasse 1) auszurichten.
Unterklasse 0	Keine Unterstützung für deterministische Latenz. Die Daten sollten sofort nach dem Deskew von Spur zu Spur auf dem Empfänger freigegeben werden.
Unterklasse 1	Deterministische Latenz mit SYSREF.
Mehrpunktverbindung	Verbindungen zwischen Geräten mit 2 oder mehr Konvertergeräten.
64B / 66B-Codierung	Leitungscode, der 64-Bit-Daten auf 66 Bit abbildet, um einen Block zu bilden. Die Datenstruktur auf Basisebene ist ein Block, der mit einem 2-Bit-Sync-Header beginnt.

Tabelle 4. Symbole

Begriff	Beschreibung
L	Anzahl der Spuren pro Umrichtergerät
M	Anzahl der Konverter pro Gerät
F	Anzahl der Oktette pro Frame auf einer einzelnen Spur
S	Anzahl derampDateien, die pro einzelnem Konverter pro Rahmenzyklus übertragen werden
N	Auflösung des Konverters
N'	Gesamtzahl der Bits pro sampDatei im Nutzdatenformat
CS	Anzahl Steuerbits pro Wandlung sample
CF	Anzahl der Steuerworte pro Rahmentaktperiode pro Link
HD	Benutzerdatenformat mit hoher Dichte
E	Nummer des Multiblocks in einem erweiterten Multiblock

F-Tile JESD204C Intel FPGA IP Design Bspample Schnellstartanleitung

Das F-Tile JESD204C Intel FPGA IP-Design examples für Intel Agilex-Geräte verfügt über eine simulierende Testbench und ein Hardwaredesign, das Kompilierung und Hardwaretests unterstützt.
Sie können das F-Tile JESD204C-Design ex generierenampDateien über den IP-Katalog in der Intel Quartus® Prime Pro Edition-Software.

Abbildung 1. Entwicklung Stages für das Design Example

Design Bspampdas Blockdiagramm

Abbildung 2. F-Tile JESD204C Design Bspample Blockdiagramm auf hoher Ebene

Das Design zample besteht aus folgenden Modulen:

Platform Designer-System
- F-Tile JESD204C Intel FPGA IP
- JTAG zur Avalon Master Bridge
- Paralleler I/O (PIO)-Controller
- Serial Port Interface (SPI) – Mastermodul – IOPLL
- SYSREF-Generator
- Example Design (ED) Kontrolle CSR
- Sequenzer zurücksetzen
System-PLL

Mustergenerator
Musterprüfer

Tabelle 5. Design Bspample Module

Komponenten	Beschreibung
Platform Designer-System	Das Platform Designer-System instanziiert den F-Tile JESD204C IP-Datenpfad und unterstützende Peripheriegeräte.
F-Tile JESD204C Intel FPGA IP	Dieses Platform Designer-Subsystem enthält die TX- und RX-F-Tile-JESD204C-IPs, die zusammen mit dem Duplex-PHY instanziiert werden.
JTAG zur Avalon Master Bridge	Diese Bridge bietet Systemkonsolen-Host-Zugriff auf die speicherabgebildete IP im Design über die JTAG Schnittstelle.
Paralleler I/O (PIO)-Controller	Dieser Controller bietet eine speicherabgebildete Schnittstelle für sampling und Ansteuerung von Allzweck-E/A-Anschlüssen.
SPI-Meister	Dieses Modul übernimmt die serielle Übertragung von Konfigurationsdaten an die SPI-Schnittstelle auf der Konverterseite.
SYSREF-Generator	Der SYSREF-Generator verwendet den Link-Takt als Referenztakt und erzeugt SYSREF-Pulse für das F-Tile JESD204C IP. Notiz: Dieses Design zample verwendet den SYSREF-Generator, um die Duplex-F-Tile-JESD204C-IP-Link-Initialisierung zu demonstrieren. In der F-Tile JESD204C Unterklasse 1 Anwendung auf Systemebene müssen Sie die SYSREF aus derselben Quelle wie die Geräteuhr generieren.
IOPLL	Dieses Design zample verwendet einen IOPLL, um einen Benutzertakt zum Übertragen von Daten in das F-Tile JESD204C IP zu generieren.
ED-Kontrolle CSR	Dieses Modul bietet SYSREF-Erkennungssteuerung und -status sowie Testmustersteuerung und -status.
Sequenzer zurücksetzen	Dieses Design zample besteht aus 2 Reset-Sequenzern: Reset Sequence 0 – Führt das Zurücksetzen auf TX/RX Avalon®-Streaming-Domäne, Avalon-Memory-Mapped-Domäne, Kern-PLL, TX-PHY, TX-Kern und SYSREF-Generator durch. Reset Sequence 1 – Verarbeitet das Zurücksetzen auf RX PHY und RX Core.
System-PLL	Primäre Taktquelle für die harte IP- und EMIB-Kreuzung der F-Kachel.
Mustergenerator	Der Mustergenerator erzeugt ein PRBS oder ramp Muster.
Musterprüfer	Der Musterprüfer verifiziert die PRBS oder ramp Muster empfangen und markiert einen Fehler, wenn es eine Nichtübereinstimmung von Daten s findetample.

Softwareanforderungen

Intel verwendet die folgende Software, um das Design zu testen, zampDateien in einem Linux-System:

Intel Quartus Prime Pro Edition-Software
Questa*/ModelSim* oder VCS*/VCS MX-Simulator

Generieren des Designs

Um das Design zu generieren, zampDatei aus dem IP-Parameter-Editor:

Erstellen Sie ein Projekt, das auf die Gerätefamilie Intel Agilex F-tile abzielt, und wählen Sie das gewünschte Gerät aus.
Wählen Sie im IP-Katalog Tools ➤ IP-Katalog die Option F-Tile JESD204C Intel FPGA IP aus.
Geben Sie einen Namen der obersten Ebene und den Ordner für Ihre benutzerdefinierte IP-Variation an. OK klicken. Der Parameter-Editor fügt die .ip-Datei der obersten Ebene hinzu file automatisch zum aktuellen Projekt. Wenn Sie aufgefordert werden, die .ip file zum Projekt hinzuzufügen, klicken Sie auf Projekt ➤ Hinzufügen/Entfernen Files in Project, um die hinzuzufügen file.
Unter dem ExampAuf der Registerkarte Design geben Sie das Design an, zample-Parameter wie in Design Ex beschriebenample Parameter.
Klicken Sie auf Bsp generierenample Design.

Die Software generiert alle Designs files in den Unterverzeichnissen. Diese files sind erforderlich, um Simulation und Kompilierung auszuführen.

Design Bspample Parameter
Der F-Tile JESD204C Intel FPGA IP-Parametereditor enthält die Example Design-Registerkarte, auf der Sie bestimmte Parameter angeben können, bevor Sie das Design generieren, zample.

Tabelle 6. Parameter im Bspample Design Tab

Parameter	Optionen	Beschreibung
Design auswählen	Systemkonsolensteuerung Keiner	Wählen Sie die Systemkonsolensteuerung aus, um auf das Design-Ex zuzugreifenample-Datenpfad durch die Systemkonsole.
Simulation	An aus	Schalten Sie die IP ein, um das Notwendige zu generieren files zum Simulieren des Designs example.
Synthese	An aus	Schalten Sie die IP ein, um das Notwendige zu generieren files für Intel Quartus Prime Kompilierung und Hardwaredemonstration.
HDL-Format (zur Simulation)	Verilog VDHL	Wählen Sie das HDL-Format der RTL aus files für Simulation.
HDL-Format (zur Synthese)	Nur Verilog	Wählen Sie das HDL-Format der RTL aus files für die Synthese.

Parameter	Optionen	Beschreibung
Generieren Sie ein 3-Draht-SPI-Modul	An aus	Aktivieren Sie diese Option, um die 3-Draht-SPI-Schnittstelle anstelle der 4-Draht-Schnittstelle zu aktivieren.
Sysref-Modus	One-Shot Periodisch Lückenhaft periodisch	Wählen Sie aus, ob die SYSREF-Ausrichtung ein einmaliger Impulsmodus, periodisch oder lückenhaft periodisch sein soll, basierend auf Ihren Designanforderungen und Ihrer Timing-Flexibilität. One-Shot—Wählen Sie diese Option, um SYSREF als One-Shot-Impulsmodus zu aktivieren. Der Wert des sysref_ctrl[17]-Registerbits ist 0. Nachdem das F-Tile JESD204C IP-Reset deaktiviert wurde, ändern Sie den Wert des sysref_ctrl[17]-Registers von 0 auf 1 und dann auf 0, um einen einmaligen SYSREF-Impuls zu erhalten. Periodisch – SYSREF im periodischen Modus hat ein Tastverhältnis von 50:50. Die SYSREF-Periode ist ESYSREF_MULP. Gapped Periodic – SYSREF hat einen programmierbaren Arbeitszyklus mit einer Granularität von 1 Verbindungstaktzyklus. Die SYSREF-Periode ist ESYSREF_MULP. Für eine Tastverhältniseinstellung außerhalb des Bereichs sollte der SYSREF-Erzeugungsblock automatisch ein Tastverhältnis von 50:50 ableiten. Weitere Informationen finden Sie im SYSREF Generator Abschnitt für weitere Informationen über SYSREF Zeitraum.
Brett auswählen	Keiner	Wählen Sie das Board für das Design ausample. Keine – Diese Option schließt Hardwareaspekte für das Design ex ausample. Alle Pinzuweisungen werden auf virtuelle Pins gesetzt.
Testmuster	PRBS-7 PRBS-9 PRBS-15 PRBS-23 Ramp	Mustergenerator und Checker-Testmuster auswählen. Mustergenerator – JESD204C unterstützt PRBS-Mustergenerator pro Datensample. Dies bedeutet, dass die Breite der Daten N+CS-Option ist. PRBS Pattern Generator und Checker sind nützlich zum Erstellen von Daten sample Stimulus zum Testen und ist nicht mit dem PRBS-Testmodus auf dem ADC/DAC-Wandler kompatibel. Ramp Mustergenerator – JESD204C-Verbindungsschicht funktioniert normal, aber der spätere Transport ist deaktiviert und die Eingabe vom Formatierer wird ignoriert. Jede Lane überträgt einen identischen Oktettstrom, der von 0x00 auf 0xFF inkrementiert und dann wiederholt wird. Ramp Der Mustertest wird durch prbs_test_ctl aktiviert. PRBS Pattern Checker – JESD204C PRBS-Scrambler ist selbstsynchronisierend und es wird erwartet, dass der Scrambling-Seed bereits synchronisiert ist, wenn der IP-Core in der Lage ist, die Verbindung zu decodieren. Der PRBS-Scrambling-Seed benötigt 8 Oktetts, um sich selbst zu initialisieren. Ramp Pattern Checker – JESD204C-Scrambling ist selbstsynchronisierend und es wird erwartet, dass der Scrambling-Seed bereits synchronisiert ist, wenn der IP-Core in der Lage ist, die Verbindung zu dekodieren. Das erste gültige Oktett wird als r geladenamp Ursprünglicher Wert. Nachfolgende Daten müssen bis auf 0xFF hochgezählt und auf 0x00 übergehen. Ramp Der Musterprüfer sollte auf allen Bahnen auf identische Muster prüfen.
Internes serielles Loopback aktivieren	An aus	Wählen Sie internes serielles Loopback.
Befehlskanal aktivieren	An aus	Befehlskanalmuster auswählen.

Verzeichnisaufbau
Das F-Tile JESD204C Design example-Verzeichnisse enthalten generiert files für das Design examples.

Abbildung 3. Verzeichnisstruktur für F-Tile JESD204C Intel Agilex Design Example

Tabelle 7. Verzeichnis Files

Ordner	Files
Hrsg./rtl	tx j204c_f_tx_ip.qsys j204c_f tx_ss.qsys altera_s10_user_rst_clkgate_0.ip j204c f_se_outbuf_1bit.ip
Simulation/Mentor	modelsim_sim.tcl tb_top_waveform.do
Simulation/Zusammenfassung	vcs vcs_sim.sh tb_top_wave_ed.do vcsmx vcsmx_sim.sh tb_top_wave_ed.do

Simulation des Designs Bspampdie Testbench

Das Design zampDie Testbench simuliert Ihr generiertes Design.

Abbildung 4. Verfahren

Um das Design zu simulieren, führen Sie die folgenden Schritte aus:

Ändern Sie das Arbeitsverzeichnis inample_design_directory>/simulation/ .
Führen Sie in der Befehlszeile das Simulationsskript aus. Die folgende Tabelle zeigt die Befehle zum Ausführen der unterstützten Simulatoren.

Simulator	Befehl
Questa/ModelSim	vsim -do modelsim_sim.tcl
Questa/ModelSim	vsim -c -do modelsim_sim.tcl (ohne Questa/ ModelSim GUI)
VCS	sh vcs_sim.sh
VCSMX	sh vcsmx_sim.sh

Die Simulation endet mit Meldungen, die angeben, ob der Lauf erfolgreich war oder nicht.

Abbildung 5. Erfolgreiche Simulation
Diese Abbildung zeigt die erfolgreiche Simulationsnachricht für den VCS-Simulator.

Kompilieren des Designs Bspample

Um die Compilation-only zu kompilieren, zampFühren Sie für das Projekt die folgenden Schritte aus:

Zusammenstellungsdesign sicherstellen, zampDie Generierung ist abgeschlossen.

Öffnen Sie in der Intel Quartus Prime Pro Edition-Software das Intel Quartus Prime Pro Edition-Projektample_ design_ directory>/ed/quartus.
Klicken Sie im Menü Verarbeitung auf Kompilierung starten.

Ausführliche Beschreibung für das F-Tile JESD204C Design Example

Das F-Tile JESD204C Design example demonstriert die Funktionalität des Datenstreamings im Loopback-Modus.
Sie können die Parametereinstellungen Ihrer Wahl festlegen und das Design ex generierenample.
Das Design zample ist sowohl für die Basis- als auch für die PHY-Variante nur im Duplexmodus verfügbar. Sie können die Variante "Nur Basis" oder "Nur PHY" wählen, aber die IP würde das Design ex generierenample für Base und PHY.

Notiz: Bei einigen Konfigurationen mit hoher Datenrate kann das Timing fehlschlagen. Um Timing-Fehler zu vermeiden, sollten Sie in Betracht ziehen, einen niedrigeren Wert für den Frame-Clock-Frequenzmultiplikator (FCLK_MULP) auf der Registerkarte „Configurations“ des F-Tile JESD204C Intel FPGA-IP-Parameter-Editors anzugeben.

Systemkomponenten

Das F-Tile JESD204C Design example stellt einen softwarebasierten Kontrollfluss bereit, der die harte Steuereinheit mit oder ohne Systemkonsolenunterstützung verwendet.

Das Design zample ermöglicht eine automatische Verknüpfung im internen und externen Loopback-Modus.

JTAG zur Avalon Master Bridge
Der JTAG to Avalon Master Bridge stellt eine Verbindung zwischen dem Hostsystem bereit, um auf das speicherabgebildete F-Tile JESD204C IP und die peripheren IP-Steuerungs- und Statusregister über das JTAG Schnittstelle.

Abbildung 6. System mit JTAG zu Avalon Master Bridge Core

Notiz: Die Systemuhr muss mindestens doppelt so schnell sein wie die JTAG Uhr. Der Systemtakt ist mgmt_clk (100 MHz) in diesem Design zample.

Paralleler I/O (PIO) Kern
Der Parallel Input/Output (PIO)-Kern mit Avalon-Schnittstelle bietet eine speicherabgebildete Schnittstelle zwischen einem speicherabgebildeten Avalon-Slave-Port und Mehrzweck-E/A-Ports. Die E/A-Ports sind entweder mit der On-Chip-Benutzerlogik oder mit E/A-Pins verbunden, die mit Geräten außerhalb des FPGA verbunden sind.

Abbildung 7. PIO-Kern mit Eingangsports, Ausgangsports und IRQ-Unterstützung
Standardmäßig deaktiviert die Platform Designer-Komponente die Interrupt Service Line (IRQ).

Die PIO-I/O-Ports werden auf der obersten HDL-Ebene zugewiesen file (io_status für Eingangsports, io_control für Ausgangsports).

Die folgende Tabelle beschreibt die Signalkonnektivität für die Status- und Steuerungs-E/A-Ports mit dem DIP-Schalter und der LED am Entwicklungskit.

Tabelle 8. PIO-Core-I/O-Ports

Hafen	Bisschen	Signal
Out_port	0	USER_LED SPI-Programmierung abgeschlossen
Out_port	31:1	Reserviert
In_port	0	USER_DIP Interne serielle Loopback-Aktivierung Aus = 1 Ein = 0
	1	USER_DIP FPGA-generierte SYSREF-Aktivierung Aus = 1 Ein = 0
	31:2	Reserviert.

SPI-Meister
Das SPI-Master-Modul ist eine Standardkomponente von Platform Designer in der IP-Katalog-Standardbibliothek. Dieses Modul verwendet das SPI-Protokoll, um die Konfiguration externer Konverter (zample, ADC, DAC und externe Taktgeneratoren) über einen strukturierten Registerraum innerhalb dieser Geräte.

Der SPI-Master verfügt über eine speicherabgebildete Avalon-Schnittstelle, die eine Verbindung zum Avalon-Master (JTAG zur Avalon-Master-Bridge) über die speicherabgebildete Verbindung von Avalon. Der SPI-Master erhält Konfigurationsanweisungen vom Avalon-Master.

Das SPI-Master-Modul steuert bis zu 32 unabhängige SPI-Slaves. Die SCLK-Baudrate ist auf 20 MHz (durch 5 teilbar) konfiguriert.
Dieses Modul ist für eine 4-Draht-Schnittstelle mit 24 Bit Breite konfiguriert. Wenn die Option 3-Draht-SPI-Modul generieren ausgewählt ist, wird ein zusätzliches Modul instanziiert, um den 4-Draht-Ausgang des SPI-Masters in 3-Draht umzuwandeln.

IOPLL
Die IOPLL erzeugt den Takt, der zum Erzeugen von frame_clk und link_clk erforderlich ist. Der Referenztakt zur PLL ist konfigurierbar, aber auf die Datenrate/Faktor 33 begrenzt.

Für Design zample, die eine Datenrate von 24.33024 Gbps unterstützt, beträgt die Taktrate für frame_clk und link_clk 368.64 MHz.
Für Design zample, die eine Datenrate von 32 Gbps unterstützt, beträgt die Taktrate für frame_clk und link_clk 484.848 MHz.

SYSREF-Generator
SYSREF ist ein kritisches Timing-Signal für Datenkonverter mit F-Tile JESD204C-Schnittstelle.

Der SYSREF-Generator im Design exampDie Datei wird nur für Demonstrationszwecke der Duplex-JESD204C-IP-Link-Initialisierung verwendet. In der JESD204C-Unterklasse-1-Anwendung auf Systemebene müssen Sie SYSREF aus derselben Quelle wie die Geräteuhr generieren.

Für das F-Tile JESD204C IP definiert der SYSREF-Multiplikator (SYSREF_MULP) des SYSREF-Steuerregisters die SYSREF-Periode, die ein n-ganzzahliges Vielfaches des E-Parameters ist.

Sie müssen sicherstellen, dass E*SYSREF_MULP ≤16 ist. Zum BspampBeispiel: Wenn E=1, muss die zulässige Einstellung für SYSREF_MULP zwischen 1 und 16 liegen, und wenn E=3, muss die zulässige Einstellung für SYSREF_MULP zwischen 1 und 5 liegen.

Notiz: Wenn Sie einen SYSREF_MULP außerhalb des zulässigen Bereichs setzen, fixiert der SYSREF-Generator die Einstellung auf SYSREF_MULP=1.
Sie können auswählen, ob der SYSREF-Typ ein einmaliger Impuls, periodisch oder lückenhaft periodisch durch Ex sein sollample Design-Registerkarte im F-Tile JESD204C Intel FPGA IP-Parametereditor.

Tabelle 9. ExampDateien des periodischen und lückenhaften periodischen SYSREF-Zählers

E	SYSREF_MULP	SYSREF-ZEITRAUM (ESYSREF_MULP 32)	Arbeitszyklus	Beschreibung
1	1	32	1..31 (Programmierbar)	Lückenhaft periodisch
1	1	32	16 (Behoben)	Periodisch
1	2	64	1..63 (Programmierbar)	Lückenhaft periodisch
1	2	64	32 (Behoben)	Periodisch
1	16	512	1..511 (Programmierbar)	Lückenhaft periodisch
1	16	512	256 (Behoben)	Periodisch
2	3	19	1..191 (Programmierbar)	Lückenhaft periodisch
2	3	192	96 (Behoben)	Periodisch
2	8	512	1..511 (Programmierbar)	Lückenhaft periodisch
2	8	512	256 (Behoben)	Periodisch
2	9 (Illegal)	64	32 (Behoben)	Lückenhaft periodisch
2	9 (Illegal)	64	32 (Behoben)	Periodisch

Tabelle 10. SYSREF-Steuerregister
Sie können die SYSREF-Steuerregister dynamisch neu konfigurieren, wenn die Registereinstellung von der Einstellung abweicht, die Sie bei der Generierung des Musterbeispiels angegeben habenample. Konfigurieren Sie die SYSREF-Register, bevor die F-Tile JESD204C Intel FPGA IP nicht mehr zurückgesetzt wird. Wenn Sie den externen SYSREF-Generator über die auswählen
sysref_ctrl[7]-Registerbit können Sie die Einstellungen für SYSREF-Typ, Multiplikator, Arbeitszyklus und Phase ignorieren.

Gebisse	Standardwert	Beschreibung
sysref_ctrl[1:0]	2'b00: One-Shot 2'b01: Periodisch 2'b10: Gapped periodisch	SYSREF-Typ. Der Standardwert hängt von der SYSREF-Moduseinstellung in der ab Exampdas Design Registerkarte im F-Tile JESD204C Intel FPGA IP-Parametereditor.
sysref_ctrl[6:2]	5'b00001	SYSREF-Multiplikator. Dieses SYSREF_MULP-Feld ist auf den periodischen und periodischen SYSREF-Typ anwendbar. Sie müssen den Multiplikatorwert konfigurieren, um sicherzustellen, dass der ESYSREF_MULP-Wert zwischen 1 und 16 liegt, bevor die F-Tile JESD204C IP nicht mehr zurückgesetzt wird. Wenn der ESYSREF_MULP-Wert außerhalb dieses Bereichs liegt, wird der Multiplikatorwert standardmäßig auf 5'b00001 gesetzt.
sysref_ctrl[7]	Duplex-Datenpfad: 1'b1 Simplex-TX- oder -RX-Datenpfad: 1'b0	SYSREF auswählen. Der Standardwert hängt von der Datenpfadeinstellung im Ex abample Design-Registerkarte im F-Tile JESD204C Intel FPGA IP-Parametereditor. 0: Simplex TX oder RX (externe SYSREF) 1: Duplex (interner SYSREF)
sysref_ctrl[16:8]	9'h0	SYSREF-Arbeitszyklus, wenn der SYSREF-Typ periodisch oder lückenhaft periodisch ist. Sie müssen den Arbeitszyklus konfigurieren, bevor das F-Tile JESD204C IP nicht mehr zurückgesetzt wird. Maximalwert = (ESYSREF_MULP32)-1 zampauf: 50 % Einschaltdauer = (ESYSREF_MULP32)/2 Das Tastverhältnis beträgt standardmäßig 50 %, wenn Sie dieses Registerfeld nicht konfigurieren oder wenn Sie das Registerfeld auf 0 oder mehr als den maximal zulässigen Wert konfigurieren.
sysref_ctrl[17]	1'b0	Manuelle Steuerung, wenn der SYSREF-Typ einmalig ist. Schreiben Sie 1, um das SYSREF-Signal auf High zu setzen. Schreiben Sie 0, um das SYSREF-Signal auf Low zu setzen. Sie müssen eine 1 und dann eine 0 schreiben, um einen SYSREF-Impuls im One-Shot-Modus zu erzeugen.
sysref_ctrl[31:18]	22'h0	Reserviert.

Sequenzer zurücksetzen
Dieses Design zample besteht aus zwei Reset-Sequenzern:

Reset Sequence 0 – Verarbeitet das Zurücksetzen auf TX/RX Avalon Streaming Domain, Avalon Memory-Mapped Domain, Core PLL, TX PHY, TX Core und SYSREF Generator.

Reset Sequence 1 – Verarbeitet das Zurücksetzen auf RX PHY und RX Core.

3-Draht-SPI
Dieses Modul ist optional, um die SPI-Schnittstelle auf 3-Draht umzuwandeln.

System-PLL
F-tile hat drei integrierte System-PLLs. Diese System-PLLs sind die primäre Taktquelle für Hard-IP (MAC, PCS und FEC) und EMIB-Crossing. Das heißt, wenn Sie den System-PLL-Taktungsmodus verwenden, werden die Blöcke nicht vom PMA-Takt getaktet und hängen nicht von einem Takt ab, der vom FPGA-Kern kommt. Jede System-PLL erzeugt nur den einer Frequenzschnittstelle zugeordneten Takt. Zum Bspampie benötigen Sie zwei System-PLLs, um eine Schnittstelle mit 1 GHz und eine Schnittstelle mit 500 MHz zu betreiben. Durch die Verwendung einer System-PLL können Sie jede Fahrspur unabhängig voneinander nutzen, ohne dass eine Änderung der Fahrspuruhr eine benachbarte Fahrspur beeinflusst.
Jede System-PLL kann einen von acht FGT-Referenztakten verwenden. System-PLLs können sich einen Referenztakt teilen oder unterschiedliche Referenztakte haben. Jede Schnittstelle kann auswählen, welche System-PLL sie verwendet, aber wenn sie einmal ausgewählt ist, ist sie festgelegt und nicht unter Verwendung dynamischer Rekonfiguration rekonfigurierbar.

Zugehörige Informationen
F-Kachel-Architektur und PMA und FEC Direct PHY IP User Guide

Weitere Informationen zum System-PLL-Taktungsmodus in Intel Agilex F-Kachel-Geräten.

Mustergenerator und Checker
Der Mustergenerator und der Checker sind nützlich, um Daten zu erstellenampDateien und Überwachung zu Testzwecken.
Tabelle 11. Unterstützter Mustergenerator

Mustergenerator	Beschreibung
PRBS-Mustergenerator	Das F-Tile JESD204C Design exampDer PRBS-Mustergenerator unterstützt den folgenden Grad an Polynomen: PRBS23: X23+X18+1 PRBS15: X15+X14+1 PRBS9: X9+X5+1 PRBS7: X7+X6+1
Ramp Mustergenerator	Das ramp Der Musterwert wird für jedes weitere s um 1 erhöhtample mit der Generatorbreite von N, und geht auf 0 über, wenn alle Bits in der sampIch bin 1. Aktivieren Sie das ramp Mustergenerator durch Schreiben einer 1 in Bit 2 des tst_ctl-Registers des ED-Steuerblocks.
Befehlskanal ramp Mustergenerator	Das F-Tile JESD204C Design example unterstützt den Befehlskanal ramp Mustergenerator pro Bahn. Das ramp Musterwert erhöht sich um 1 pro 6 Bits von Befehlswörtern. Der Startwert ist ein Inkrementmuster über alle Bahnen.

Tabelle 12. Unterstützter Musterprüfer

Musterprüfer	Beschreibung
PRBS-Musterprüfer	Der Scrambling Seed im Pattern Checker ist selbstsynchronisiert, wenn der F-Tile JESD204C IP eine Deskew-Ausrichtung erreicht. Der Musterprüfer benötigt 8 Oktetts für die Selbstsynchronisation des Scrambling-Seeds.
Ramp Musterprüfer	Die ersten gültigen Daten sample für jeden Konverter (M) wird als Anfangswert von r geladenamp Muster. Folgedaten samples-Werte müssen in jedem Taktzyklus um 1 bis zum Maximum steigen und dann auf 0 übergehen.

Musterprüfer	Beschreibung
	Zum Beispielample, wenn S = 1, N = 16 und WIDTH_MULP = 2, ist die Datenbreite pro Konverter S * WIDTH_MULP * N = 32. Die maximalen Daten sampDer Dateiwert ist 0xFFFF. Das ramp Der Musterprüfer überprüft, ob von allen Konvertern identische Muster empfangen werden.
Befehlskanal ramp Musterprüfer	Das F-Tile JESD204C Design example unterstützt den Befehlskanal ramp Musterprüfer. Als Initialwert wird das erste empfangene Befehlswort (6 Bit) geladen. Nachfolgende Befehlswörter in der gleichen Bahn müssen bis zu 0x3F inkrementieren und auf 0x00 übergehen. Der Befehlskanal ramp Musterprüfer prüft auf ramp Muster über alle Fahrspuren.

F-Tile JESD204C TX und RX IP
Dieses Design zample ermöglicht es Ihnen, jeden TX/RX im Simplex- oder Duplexmodus zu konfigurieren.
Duplex-Konfigurationen ermöglichen die Demonstration der IP-Funktionalität mit entweder internem oder externem seriellem Loopback. CSRs innerhalb des IP sind nicht wegoptimiert, um eine IP-Steuerung und Statusbeobachtung zu ermöglichen.

F-Kachel JESD204C Design Bspample Uhr und Zurücksetzen

Das F-Tile JESD204C Design example hat eine Reihe von Clock- und Reset-Signalen.

Tabelle 13.Design Bspample Uhren

Taktsignal	Richtung	Beschreibung
mgmt_clk	Eingang	LVDS-Differenztakt mit einer Frequenz von 100 MHz.
refclk_xcvr	Eingang	Transceiver-Referenztakt mit Frequenz der Datenrate/Faktor 33.
refclk_core	Eingang	Core-Referenztakt mit der gleichen Frequenz wie refclk_xcvr.
in_sysref	Eingang	SYSREF-Signal. Die maximale SYSREF-Frequenz ist die Datenrate/(66x32xE).
sysref_out	Ausgabe
txlink_clk rxlink_clk	Intern	TX- und RX-Verbindungstakt mit einer Frequenz von Datenrate/66.
txframe_clk rxframe_clk	Intern	TX- und RX-Rahmentakt mit einer Frequenz von Datenrate/33 (FCLK_MULP=2) TX- und RX-Rahmentakt mit einer Frequenz von Datenrate/66 (FCLK_MULP=1)
tx_fclk rx_fclk	Intern	TX- und RX-Phasentakt mit einer Frequenz von Datenrate/66 (FCLK_MULP=2) Der TX- und RX-Phasentakt ist immer hoch (1'b1), wenn FCLK_MULP = 1
spi_SCLK	Ausgabe	SPI-Baudratentakt mit einer Frequenz von 20 MHz.

Wenn Sie das Design laden, zample in ein FPGA-Gerät stellt ein internes ninit_done-Ereignis sicher, dass die JTAG to Avalon Master Bridge ist ebenso zurückgesetzt wie alle anderen Blöcke.

Der SYSREF-Generator hat seinen unabhängigen Reset, um eine absichtliche asynchrone Beziehung für die txlink_clk- und rxlink_clk-Takte einzufügen. Dieses Verfahren ist umfassender bei der Emulation des SYSREF-Signals von einem externen Taktchip.

Tabelle 14. Design Bspample Zurücksetzen

Signal zurücksetzen	Richtung	Beschreibung
global_rst_n	Eingang	Globales Zurücksetzen per Knopfdruck für alle Blöcke außer JTAG zur Avalon Master Bridge.
ninit_done	Intern	Ausgabe von Reset Release IP für die JTAG zur Avalon Master Bridge.
edctl_rst_n	Intern	Der ED-Steuerblock wird von J zurückgesetztTAG zur Avalon Master Bridge. Die Ports hw_rst und global_rst_n setzen den ED-Steuerblock nicht zurück.
hw_rst	Intern	Aktivieren und deaktivieren Sie hw_rst, indem Sie in das rst_ctl-Register des ED-Steuerblocks schreiben. mgmt_rst_in_n macht geltend, wenn hw_rst geltend gemacht wird.
mgmt_rst_in_n	Intern	Reset for Avalon Memory-Mapped Interfaces verschiedener IPs und Inputs von Reset-Sequencern: j20c_reconfig_reset für F-Tile JESD204C IP-Duplex Native PHY spi_rst_n für SPI-Master pio_rst_n für PIO-Status und -Steuerung reset_in0-Port von Reset-Sequencer 0 und 1 Der global_rst_n-, hw_rst- oder edctl_rst_n-Port aktiviert reset auf mgmt_rst_in_n.
sysref_rst_n	Intern	Zurücksetzen für den SYSREF-Generatorblock im ED-Steuerblock unter Verwendung des Reset-Sequenzer 0 reset_out2-Ports. Der Reset-Sequenzer 0 reset_out2-Port deaktiviert das Reset, wenn die Kern-PLL verriegelt ist.
core_pll_rst	Intern	Setzt die Kern-PLL über den Port reset_out0 des Reset-Sequenzers 0 zurück. Die Kern-PLL wird zurückgesetzt, wenn mgmt_rst_in_n reset bestätigt wird.
j204c_tx_avs_rst_n	Intern	Setzt die speicherabgebildete F-Tile-JESD204C-TX-Avalon-Schnittstelle über den Reset-Sequenzer 0 zurück. Die speicherabgebildete TX-Avalon-Schnittstelle wird aktiviert, wenn mgmt_rst_in_n aktiviert wird.
j204c_rx_avs_rst_n	Intern	Setzt die speicherabgebildete F-Tile-JESD204C-TX-Avalon-Schnittstelle über den Rücksetzsequenzer 1 zurück. Die speicherabgebildete RX-Avalon-Schnittstelle wird aktiviert, wenn mgmt_rst_in_n aktiviert wird.
j204c_tx_rst_n	Intern	Setzt die F-Tile JESD204C TX Verbindungs- und Transportschichten in den Domänen txlink_clk und txframe_clk zurück. Der Reset-Sequenzer 0 reset_out5-Port setzt j204c_tx_rst_n zurück. Dieses Zurücksetzen wird deaktiviert, wenn die Kern-PLL verriegelt ist, und die Signale tx_pma_ready und tx_ready werden aktiviert.
j204c_rx_rst_n	Intern	Setzt die F-Tile JESD204C RX-Verbindungs- und Transportschichten in den Domänen rxlink_clk und rxframe_clk zurück.

Signal zurücksetzen	Richtung	Beschreibung
		Der reset_out1-Port des Reset-Sequenzers 4 setzt j204c_rx_rst_n zurück. Dieses Zurücksetzen wird deaktiviert, wenn die Kern-PLL verriegelt ist, und die Signale rx_pma_ready und rx_ready werden aktiviert.
j204c_tx_rst_ack_n	Intern	Setzen Sie das Handshake-Signal mit j204c_tx_rst_n zurück.
j204c_rx_rst_ack_n	Intern	Setzen Sie das Handshake-Signal mit j204c_rx_rst_n zurück.

Abbildung 8. Zeitdiagramm für das Design Example Zurücksetzen

F-Kachel JESD204C Design Bspample Signale

Tabelle 15. Systemschnittstellensignale

Signal	Richtung	Beschreibung
Uhren und Resets
mgmt_clk	Eingang	100-MHz-Takt für die Systemverwaltung.
refclk_xcvr	Eingang	Referenztakt für F-tile UX QUAD und System PLL. Entspricht Datenrate/Faktor 33.
refclk_core	Eingang	Core-PLL-Referenztakt. Wendet dieselbe Taktfrequenz wie refclk_xcvr an.
in_sysref	Eingang	SYSREF-Signal vom externen SYSREF-Generator für die JESD204C-Unterklasse-1-Implementierung.
sysref_out	Ausgabe	SYSREF-Signal für die JESD204C-Implementierung der Unterklasse 1, generiert durch das FPGA-Gerät für Design-Bspample Link-Initialisierungszweck nur.

Signal	Richtung	Beschreibung
SPI
spi_SS_n[2:0]	Ausgabe	Aktiv niedrig, SPI-Slave-Auswahlsignal.
spi_SCLK	Ausgabe	Serielle SPI-Uhr.
spi_sdio	Eingabe/Ausgabe	Daten vom Master zum externen Slave ausgeben. Eingangsdaten vom externen Slave zum Master.

Signal	Richtung	Beschreibung
Notiz:Wenn die Option 3-Draht-SPI-Modul generieren aktiviert ist.
spi_MISO Notiz: Wenn die Option 3-Draht-SPI-Modul generieren nicht aktiviert ist.	Eingang	Eingangsdaten vom externen Slave zum SPI-Master.
spi_MOSI Notiz: Wenn die Option 3-Draht-SPI-Modul generieren nicht aktiviert ist.	Ausgabe	Daten vom SPI-Master an den externen Slave ausgeben.

Signal	Richtung	Beschreibung
ADC / DAC
tx_serial_data[LINK*L-1:0]	Ausgabe	Differenzielle serielle Hochgeschwindigkeits-Ausgangsdaten zum DAC. Der Takt ist in den seriellen Datenstrom eingebettet.
tx_serial_data_n[LINK*L-1:0]
rx_serial_data[LINK*L-1:0]	Eingang	Differenzielle serielle Hochgeschwindigkeits-Eingangsdaten vom ADC. Der Takt wird aus dem seriellen Datenstrom zurückgewonnen.
rx_serial_data_n[LINK*L-1:0]

Signal	Richtung	Beschreibung
Allgemeine E/A
user_led[3:0]	Ausgabe	Zeigt den Status für die folgenden Bedingungen an: [0]: SPI-Programmierung abgeschlossen [1]: TX-Verbindungsfehler [2]: RX-Verbindungsfehler [3]: Musterprüfungsfehler für Avalon-Streaming-Daten
user_dip[3:0]	Eingang	Benutzermodus DIP-Schalter Eingang: [0]: Interne serielle Loopback-Aktivierung [1]: FPGA-erzeugte SYSREF-Freigabe [3:2]: Reserviert

Signal	Richtung	Beschreibung
Out-of-Band (OOB) und Status
rx_patchk_data_error[LINK-1:0]	Ausgabe	Wenn dieses Signal aktiviert wird, zeigt es an, dass der Musterprüfer einen Fehler erkannt hat.
rx_link_error[LINK-1:0]	Ausgabe	Wenn dieses Signal aktiviert wird, zeigt es an, dass JESD204C RX IP einen Interrupt aktiviert hat.
tx_link_error[LINK-1:0]	Ausgabe	Wenn dieses Signal geltend gemacht wird, zeigt es an, dass JESD204C TX IP eine Unterbrechung geltend gemacht hat.
emb_lock_out	Ausgabe	Wenn dieses Signal aktiviert wird, zeigt es an, dass JESD204C RX IP die EMB-Sperre erreicht hat.
sh_lock_out	Ausgabe	Wenn dieses Signal aktiviert wird, zeigt es an, dass der JESD204C-RX-IP-Sync-Header gesperrt ist.

Signal	Richtung	Beschreibung
Avalon-Streaming
rx_avst_valid[LINK-1:0]	Eingang	Zeigt an, ob der Konverter sampDateidaten an die Anwendungsschicht sind gültig oder ungültig. 0: Daten sind ungültig 1: Daten sind gültig
rx_avst_data[(TOTAL_SAMPLE*N)-1:0 ]	Eingang	Konverter sample Daten an die Anwendungsschicht.

F-Kachel JESD204C Design Bspample Steuerregister

Das F-Tile JESD204C Design exampDateiregister im ED-Steuerblock verwenden Byte-Adressierung (32 Bit).

Tabelle 16. Design Bspample Adresskarte
Diese 32-Bit-ED-Steuerblockregister befinden sich in der mgmt_clk-Domäne.

Komponente	Adresse
F-Kachel JESD204C TX IP	0x000C_0000 – 0x000C_03FF
F-Kachel JESD204C RX IP	0x000D_0000 – 0x000D_03FF
SPI-Steuerung	0x0102_0000 – 0x0102_001F
PIO-Steuerung	0x0102_0020 – 0x0102_002F
PIO-Status	0x0102_0040 – 0x0102_004F
Sequenzer 0 zurücksetzen	0x0102_0100 – 0x0102_01FF
Sequenzer 1 zurücksetzen	0x0102_0200 – 0x0102_02FF
ED-Kontrolle	0x0102_0400 – 0x0102_04FF
F-Tile JESD204C IP-Transceiver PHY Rekonfigur	0x0200_0000 – 0x023F_FFFF

Tabelle 17. Zugriffstyp und Definition registrieren
Diese Tabelle beschreibt den Registerzugriffstyp für Intel FPGA-IPs.

Zugriffstyp	Definition
RO/V	Software schreibgeschützt (keine Auswirkung auf Schreiben). Der Wert kann variieren.
RW	Die Software liest den aktuellen Bitwert und gibt ihn zurück. Die Software schreibt und setzt das Bit auf den gewünschten Wert.
RW1C	Die Software liest den aktuellen Bitwert und gibt ihn zurück. Software schreibt 0 und hat keine Auswirkung. Die Software schreibt 1 und löscht das Bit auf 0, wenn das Bit von der Hardware auf 1 gesetzt wurde. Hardware setzt das Bit auf 1. Software-Clear hat höhere Priorität als Hardware-Set.

Tabelle 18. Adresszuordnung der ED-Steuerung

Versatz	Registername
0 x 00	erste_ctl
0 x 04	rst_sts0
*Fortsetzung…*

Versatz	Registername
0 x 10	rst_sts_detected0
0 x 40	sysref_ctl
0 x 44	sysref_sts
0 x 80	tst_ctl
0x8c	tst_err0

Tabelle 19. Steuer- und Statusregister des ED-Steuerblocks

Byte Versatz	Registrieren	Name	Zugang	Zurücksetzen	Beschreibung
0 x 00	erste_ctl	rst_assert	RW	0 x 0	Steuerung zurücksetzen. [0]: Schreiben Sie 1, um einen Reset zu aktivieren. (hw_rst) Schreiben Sie erneut 0, um das Zurücksetzen zu deaktivieren. [31:1]: Reserviert.
0 x 04	rst_sts0	erster_status	RO/V	0 x 0	Status zurücksetzen. [0]: Kern-PLL-Sperrstatus. [31:1]: Reserviert.
0 x 10	rst_sts_dete cted0	rst_sts_set	RW1C	0 x 0	SYSREF-Kantenerkennungsstatus für den internen oder externen SYSREF-Generator. [0]: Wert 1 Zeigt an, dass eine steigende SYSREF-Flanke für den Unterklasse-1-Vorgang erkannt wurde. Die Software schreibt möglicherweise 1, um dieses Bit zu löschen und eine neue SYSREF-Kantenerkennung zu ermöglichen. [31:1]: Reserviert.
0 x 40	sysref_ctl	sysref_control	RW	Duplex-Datenpfad One-Shot: 0x00080	SYSREF-Steuerung. Siehe Tabelle 10 auf Seite 17 für weitere Informationen über die Verwendung dieses Registers.
				Periodisch:	Notiz: Der Reset-Wert ist abhängig von
				0 x 00081	der SYSREF-Typ und F-Tile
				Gapped-periodisch:	JESD204C IP-Datenpfad-Parametereinstellungen.
				0 x 00082
				TX- oder RX-Daten
				Weg
				One-Shot:
				0 x 00000
				Periodisch:
				0 x 00001
				Lücken-
				periodisch:
				0 x 00002
0 x 44	sysref_sts	sysref_status	RO/V	0 x 0	SYSREF-Status. Dieses Register enthält die letzten SYSREF-Perioden- und Arbeitszykluseinstellungen des internen SYSREF-Generators. Siehe Tabelle 9 auf Seite 16 für den legalen Wert der SYSREF-Periode und des Arbeitszyklus.
*Fortsetzung…*

Byte Versatz	Registrieren	Name	Zugang	Zurücksetzen	Beschreibung
					[8:0]: SYSREF-Periode. Wenn der Wert 0xFF ist, wird die SYSREF-Periode = 255 Wenn der Wert 0x00 ist, ist die SYSREF-Periode = 256. [17:9]: SYSREF-Arbeitszyklus. [31:18]: Reserviert.
0 x 80	tst_ctl	tst_control	RW	0 x 0	Testkontrolle. Verwenden Sie dieses Register, um verschiedene Testmuster für den Mustergenerator und den Prüfer zu aktivieren. [1:0] = Reserviertes Feld [2] = ramp_test_ctl 1'b0 = Aktiviert den PRBS-Mustergenerator und -Checker 1'b1 = Aktiviert ramp Mustergenerator und Checker [31:3]: Reserviert.
0x8c	tst_err0	tst_error	RW1C	0 x 0	Fehlerflag für Link 0. Wenn das Bit 1'b1 ist, ist ein Fehler aufgetreten. Beheben Sie den Fehler, bevor Sie 1'b1 in das entsprechende Bit schreiben, um das Fehlerflag zu löschen. [0] = Musterprüffehler [1] = tx_link_error [2] = rx_link_error [3] = Befehlsmusterprüffehler [31:4]: Reserviert.

Dokument-Revisionsverlauf für das F-Tile JESD204C Intel FPGA IP Design Example Benutzerhandbuch

Dokumentversion	Intel Quartus Prime-Version	IP-Version	Änderungen
2021.10.11	21.3	1.0.0	Erstveröffentlichung.

Dokumente / Ressourcen

Intel F-Tile JESD204C Intel FPGA IP Design Bspample [pdf] Benutzerhandbuch
F-Tile JESD204C Intel FPGA IP Design Bspample, F-Tile JESD204C, Intel FPGA IP Design Example, IP-Design-Example, Design Bspample

Verweise

Bedienungsanleitung

F-Tile JESD204C Intel FPGA IP Design Bspample

Informationen zum F-Tile JESD204C Intel® FPGA IP Design Example Benutzerhandbuch