DisplayPort Agilex F-Tile FPGA IP Design Example
Ръководство за потребителя
Актуализиран за Intel® Quartus® Prime Design Suite: 21.4
IP версия: 21.0.0
DisplayPort Intel FPGA IP Design Example Ръководство за бърз старт
DisplayPort Intel® FPGA IP дизайн напрampфайловете за устройства Intel Agilex™ F-tile включват симулиращ тестов стенд и хардуерен дизайн, който поддържа компилация и хардуерно тестване.
DisplayPort Intel FPGA IP предлага следния дизайн напрampлес:
- DisplayPort SST паралелен loopback без модул Pixel Clock Recovery (PCR) при статична скорост
Когато генерирате дизайн на прample, редакторът на параметри автоматично създава fileе необходимо за симулиране, компилиране и тестване на дизайна в хардуера.
Забележка: Версията на софтуера Intel Quartus® Prime 21.4 поддържа само Preliminary Design Exampфайл за симулация, синтез, компилация и анализ на времето. Хардуерната функционалност не е напълно проверена.
Фигура 1. Развитие Stages
Свързана информация
- DisplayPort Intel FPGA IP ръководство за потребителя
- Мигриране към Intel Quartus Prime Pro Edition
1.1. Структура на директорията
Фигура 2. Структура на директория
Таблица 1. Дизайн Прample Компоненти
| Папки | Files |
| rtl/ядро | dp_core.ip |
| dp_rx.ip | |
| dp_tx.ip | |
| rtl/rx_phy | dp_gxb_rx/ ((DP PMA UX градивен блок) |
| dp_rx_data_fifo.ip | |
| rx_top_phy.sv | |
| rtl/tx_phy | dp_gxb_rx/ ((DP PMA UX градивен блок) |
| dp_tx_data_fifo.ip | |
| dp_tx_data_fifo.ip |
1.2. Хардуерни и софтуерни изисквания
Intel използва следния хардуер и софтуер, за да тества дизайна напрampле:
Хардуер
- Комплект за разработка Intel Agilex I-Series
Софтуер
- Intel Quartus Prime
- Synopsys* VCL симулатор
1.3. Генериране на дизайна
Използвайте DisplayPort Intel FPGA IP редактор на параметри в софтуера Intel Quartus Prime, за да генерирате дизайна напрampле.
Фигура 3. Генериране на проектния поток
- Изберете Инструменти ➤ IP каталог и изберете Intel Agilex F-tile като семейство целеви устройства.
Забележка: Дизайнът прample поддържа само устройства Intel Agilex F-tile. - В IP каталога намерете и щракнете двукратно върху DisplayPort Intel FPGA IP. Появява се прозорецът New IP Variation.
- Посочете име от най-високо ниво за вашия персонализиран IP вариант. Редакторът на параметри записва настройките за вариация на IP в a file на име .ip.
- Можете да изберете конкретно устройство Intel Agilex F-tile в полето Device или да запазите избора на софтуерно устройство Intel Quartus Prime по подразбиране.
- Натиснете OK. Появява се редакторът на параметрите.
- Конфигурирайте желаните параметри както за TX, така и за RX
- На Design Exampв раздела изберете DisplayPort SST Parallel Loopback Without PCR.
- Изберете Симулация, за да генерирате стенда за тестване, и изберете Синтез, за да генерирате дизайна на хардуера, напрampле. Трябва да изберете поне една от тези опции, за да генерирате дизайна напрample fileс. Ако изберете и двете, времето за генериране е по-дълго.
- Щракнете върху Generate Exampдизайн.
1.4. Симулиране на дизайна
DisplayPort Intel FPGA IP дизайн напрample testbench симулира сериен loopback дизайн от TX екземпляр към RX екземпляр. Вътрешен модул за генериране на видео шаблони задвижва екземпляра DisplayPort TX, а видео изходът на инстанцията RX се свързва към CRC контролери в тестовия стенд.
Фигура 4. Поток на симулация на дизайн
- Отидете в папката на симулатора на Synopsys и изберете VCS.
- Стартирайте симулационен скрипт.
Източник vcs_sim.sh - Скриптът изпълнява Quartus TLG, компилира и изпълнява тестовия стенд в симулатора.
- Анализирайте резултата.
Успешната симулация завършва със сравнение на SRC на източника и приемника.
1.5. Компилиране и симулиране на дизайна
Фигура 5. Компилиране и симулиране на дизайна
За компилиране и стартиране на демонстрационен тест на хардуера напрample design, следвайте тези стъпки:
- Осигурете хардуер напрampгенерирането на дизайн е завършено.
- Стартирайте софтуера Intel Quartus Prime Pro Edition и отворете /quartus/agi_dp_demo.qpf.
- Щракнете върху Обработка ➤ Старт на компилация.
- Изчакайте, докато компилацията завърши.
Забележка: Дизайнът прample не проверява функционално предварителния проект Example на хардуер в тази версия на Quartus.
Свързана информация
Intel Agilex I-Series FPGA Ръководство за потребителя на комплекта за разработка
1.6. DisplayPort Intel FPGA IP Design Example Параметри
Таблица 2. DisplayPort Intel FPGA IP дизайн Прample Параметри за устройство Intel Agilex F-tile
| Параметър | Стойност | Описание |
| Наличен дизайн Прample | ||
| Изберете Дизайн | • Нито един • DisplayPort SST Parallel Loopback без PCR |
Изберете дизайна напрampфайл за генериране. • Няма: Няма дизайн прample е наличен за текущия избор на параметър • DisplayPort SST Parallel Loopback без PCR: Този дизайн напрample демонстрира паралелна обратна връзка от приемника на DisplayPort към източника на DisplayPort без модул за възстановяване на часовника на пикселите (PCR), когато включите параметъра Разрешаване на порт за видео входно изображение. |
| Дизайн Прample Files | ||
| Симулация | Включено, изключено | Включете тази опция, за да генерирате необходимите files за симулационния тестов стенд. |
| Синтез | Включено, изключено | Включете тази опция, за да генерирате необходимите files за Intel Quartus Prime компилация и хардуерен дизайн. |
| Генериран HDL формат | ||
| Генерирай File формат | Verilog, VHDL | Изберете вашия предпочитан HDL формат за генерирания дизайн напрample fileкомплект. Забележка: Тази опция определя само формата за генерирания IP от първо ниво fileс. Всички други files (напр. прample testbenches и най-високо ниво files за хардуерна демонстрация) са във формат Verilog HDL. |
| Комплект за разработка на Target | ||
| Изберете дъска | • Няма комплект за разработка • Intel Agilex I-Series Комплект за разработка |
Изберете дъската за целевия дизайн, напрampле. • Без комплект за разработка: Тази опция изключва всички хардуерни аспекти за дизайна, напрampле. IP ядрото задава всички назначавания на щифтове на виртуални щифтове. • Intel Agilex I-Series FPGA комплект за разработка: Тази опция автоматично избира целевото устройство на проекта, за да съответства на устройството в този комплект за разработка. Можете да промените целевото устройство с помощта на параметъра Change Target Device, ако вашата версия на платката има различен вариант на устройство. IP ядрото задава всички назначения на щифтове според комплекта за разработка. Забележка: Идеен проект Прampфайл не е функционално проверен на хардуера в тази версия на Quartus. • Персонализиран комплект за разработка: Тази опция позволява дизайна напрample да бъде тестван на комплект за разработка на трета страна с Intel FPGA. Може да се наложи да зададете присвояването на щифтовете сами. |
| Целево устройство | ||
| Промяна на целевото устройство | Включено, изключено | Включете тази опция и изберете предпочитания вариант на устройство за комплекта за разработка. |
Паралелен Loopback дизайн Прampлес
DisplayPort Intel FPGA IP дизайн напрamples демонстрират паралелно обратно връщане от екземпляр на DisplayPort RX към екземпляр на DisplayPort TX без модул за възстановяване на часовника на пикселите (PCR) при статична скорост.
Таблица 3. DisplayPort Intel FPGA IP дизайн Прample за устройство Intel Agilex F-tile
| Дизайн Прample | Наименование | Скорост на данни | Режим на канала | Тип обратна връзка |
| DisplayPort SST паралелен loopback без PCR | DisplayPort SST | HBR3 | Симплекс | Паралелно без PCR |
2.1. Intel Agilex F-tile DisplayPort SST Parallel Loopback Design Features
SST паралелен loopback дизайн напрampдемонстрират предаването на единичен видеопоток от приемника на DisplayPort към източника на DisplayPort без възстановяване на часовника на пикселите (PCR) със статична скорост.
Фигура 6. Intel Agilex F-tile DisplayPort SST Parallel Loopback без PCR
- В този вариант параметърът на източника на DisplayPort, TX_SUPPORT_IM_ENABLE, е включен и се използва интерфейсът за видео изображение.
- DisplayPort приемникът получава видео и/или аудио поточно предаване от външен видео източник като GPU и го декодира в паралелен видео интерфейс.
- Видео изходът на DisplayPort директно задвижва видео интерфейса източник на DisplayPort и кодира към главната връзка на DisplayPort, преди да се предаде към монитора.
- IOPLL задвижва както приемника на DisplayPort, така и видео часовниците на източника на фиксирана честота.
- Ако параметърът MAX_LINK_RATE на приемника и източника на DisplayPort е конфигуриран на HBR3 и PIXELS_PER_CLOCK е конфигуриран на Quad, видео часовникът работи на 300 MHz, за да поддържа скорост на пикселите 8Kp30 (1188/4 = 297 MHz).
2.2. Тактова схема
Схемата за тактова честота илюстрира домейните на часовника в DisplayPort Intel FPGA IP дизайн напрampле.
Фигура 7. Тактова схема на приемопредавател DisplayPort F-плочка Intel Agilex
Таблица 4. Сигнали на тактова схема
| Часовник в диаграма | Описание |
| SysPLL refclk | F-плочка Системен PLL референтен часовник, който може да бъде всяка тактова честота, която се дели на System PLL за тази изходна честота. В този дизайн прample, system_pll_clk_link и rx/tx refclk_link споделя един и същ SysPLL refclk, който е 150Mhz. Той трябва да бъде свободно работещ часовник, който е свързан от специален щифт за референтен часовник на приемо-предавателя към порта за входен часовник на Reference and System PLL Clocks IP, преди да свържете съответния изходен порт към DisplayPort Phy Top. |
| system_pll_clk_link | Минималната системна PLL изходна честота за поддръжка на всички DisplayPort скорости е 320 Mhz. Този дизайн прample използва 900 Mhz (най-висока) изходна честота, така че SysPLL refclk да може да се споделя с rx/tx refclk_link, който е 150 Mhz. |
| rx_cdr_refclk_link/tx_pll_refclk_link | Rx CDR и Tx PLL Link refclk, който е фиксиран на 150 Mhz, за да поддържа всички скорости на данни на DisplayPort. |
| rx_ls_clkout/tx е clkout | DisplayPort Link Speed Clock към часовника DisplayPort IP ядро. Честота, еквивалентна на скоростта на предаване на данни, разделена на ширината на паралелните данни. Exampле: Честота = скорост на данните/ширина на данните = 8.1G (HBR3) / 40 бита = 202.5 Mhz |
2.3. Симулационен тестов стенд
Тестовият стенд за симулация симулира сериен loopback на DisplayPort TX към RX.
Фигура 8. Блокова диаграма на стенда за симулация на DisplayPort Intel FPGA IP Simplex
Таблица 5. Компоненти на тестовия стенд
| Компонент | Описание |
| Генератор на видео модели | Този генератор създава модели на цветни ленти, които можете да конфигурирате. Можете да параметризирате времето на видео формата. |
| Testbench Control | Този блок контролира тестовата последователност на симулацията и генерира необходимите стимулационни сигнали към TX ядрото. Блокът за управление на тестовата стенда също чете стойността на CRC както от източника, така и от приемника, за да направи сравнения. |
| RX Link Speed Clock Frequency Checker | Този инструмент за проверка проверява дали възстановената тактова честота на RX трансивъра съответства на желаната скорост на предаване на данни. |
| TX Link Speed Clock Frequency Checker | Този инструмент за проверка проверява дали възстановената тактова честота на TX трансивъра съответства на желаната скорост на предаване на данни. |
Симулационният тестов стенд извършва следните проверки:
Таблица 6. Проверки на Testbench
| Критерии за изпитване | Проверка |
| • Обучение за връзка при скорост на предаване на данни HBR3 • Прочетете DPCD регистрите, за да проверите дали DP Status задава и измерва честотата на скоростта на връзката на TX и RX. |
Интегрира инструмента за проверка на честотата за измерване на изходната честота на скоростта на връзката от трансивъра TX и RX. |
| • Пуснете видео модел от TX към RX. • Проверете CRC както за източника, така и за приемника, за да проверите дали съвпадат |
• Свързва генератора на видео модели към източника на DisplayPort за генериране на видео шаблони. • След това контролът на Testbench прочита CRC на източника и приемника от регистрите DPTX и DPRX и сравнява, за да гарантира, че и двете CRC стойности са идентични. Забележка: За да сте сигурни, че CRC е изчислен, трябва да активирате параметъра за автоматизация на теста Support CTS. |
История на ревизиите на документа за DisplayPort Intel
Agilex F-tile FPGA IP Design Example Ръководство за потребителя
| Версия на документа | Intel Quartus Prime версия | IP версия | Промени |
| 2021.12.13 | 21.4 | 21.0.0 | Първоначално издание. |
Корпорация Intel. Всички права запазени. Intel, логото на Intel и други марки на Intel са търговски марки на Intel Corporation или нейните филиали. Intel гарантира производителността на своите FPGA и полупроводникови продукти според настоящите спецификации в съответствие със стандартната гаранция на Intel, но си запазва правото да прави промени на продукти и услуги по всяко време без предизвестие. Intel не поема никаква отговорност или задължения, произтичащи от приложението или използването на каквато и да е информация, продукт или услуга, описани тук, освен в случаите, когато Intel е изрично договорено в писмен вид. Клиентите на Intel се съветват да получат най-новата версия на спецификациите на устройството, преди да разчитат на публикувана информация и преди да направят поръчки за продукти или услуги.
*Други имена и марки могат да бъдат заявени като собственост на други.
ISO 9001: 2015 г. Регистриран
Онлайн версия
Изпратете обратна връзка
УГ-20347г
ID: 709308
Версия: 2021.12.13
Документи / Ресурси
 |
intel DisplayPort Agilex F-Tile FPGA IP Design Example [pdf] Ръководство за потребителя DisplayPort Agilex F-Tile FPGA IP Design Example, DisplayPort Agilex, F-Tile FPGA IP Design Example, F-Tile FPGA IP Design, FPGA IP Design Example, IP дизайн Прample, IP дизайн, UG-20347, 709308 |
