MICROCHIP Xilinx Spartan 6 Example Konversi
A Panyadia Anjog of Smart, Nyambung jeung Aman Solusi Control Embedded
Jieun Libero® SoC Design Suite Project
Teundeun konvérsi-skrip kana diréktori proyék ISE®
python conv_xise_1v0.py -t .xise
Buka Libero SoC Design Suite tur ngajalankeun dijieun TCL-skrip
Proyék dijieun tapi leungit:
- IP: BlockRAM, jam_ku
- Blok dasar arsitéktur: bufg
Dituluykeun
Arsitéktur target anu dirojong pikeun konvérsi
- MPFS: PolarFire® SoC
- MPF: PolarFire FPGA
- M2S: SmartFusion®2
- M2GL: IGLOO®2
- AGL: IGLOO
- A3P: ProASIC®3
Alat IGLOO sareng ProASIC3 ngabutuhkeun versi Libero SoC 11.9 atanapi sateuacana
Arsitéktur séjén dirojong dina versi panganyarna tina Libero SoC
Ganti PLLs sareng DCMs
- Pilih katalog IP di Libero ® SoC Design Suite
- Jieun Clock Conditioning Circuit (CCC) pikeun frékuénsi anu diperyogikeun
- Pilih tab Advanced" pikeun ngareset
Ngaganti Panyangga Jam Pribadi
Desain sering ngandung panyangga jam instan (BUFG)
- Perpustakaan husus vendor
- Unisim => smartfusion, smartfusion2,polarfire
Parobahan instansi
- BUFG => CLKINT
Dokuméntasi: Panduan Perpustakaan Makro
- SmartFusion®, IGLOO® sareng ProASIC®3
- SmartFusion2 sareng IGLOO2
- PolarFire ®
Ngaganti Blok RAM
- Jieun LSRAM anyar tina katalog IP
- Ngonpigurasikeun LSRAM
Jieun Shim
- Candak peta port aya Blok RAM
- Jieun HDL anyar file
- Adaptasikeun peta port of shim
Instantiate LSRAM kana Shim
- Candak deklarasi éntitas ti IP file
- Sambungkeun palabuhan shim sareng conto
Apdet Hierarki Desain
Klik Build Hierarchy"
Integrasi sumber dina desain root
Ngalereskeun kasalahan dina HDL
Ngajalankeun sintésis
- Ngalereskeun typos poténsial dilaporkeun ku parabot
Watesan
Klik dua kali Manage Constraints"
Lebetkeun watesan waktos
Jieun Konstrain Turunan"
Watesan turunan:
- Candak fungsionalitas PLL (kalikeun / shift fase)
- Konstrain "b ehind" modifikasi jam
Pencét "Turunkeun Konstrain"
- Populates SDC tambahan file
Konstrain jam pameuntasan domain
Napelkeun Pin
- manajer Konstrain
- Pin tugas via méja
- Pin tugas via pakét
Ngalaksanakeun Desain
- Desain tempat sareng rute
- Pariksa timing tur ngalakukeun panutupanana timing
(set_false_path dina domain jam
- Jieun bitstream
Réngsé
Ngarasakeun umur panjang desain FPGA anyar anjeun
2022 Microchip Téhnologi Nyarita jeung subsidiaries na
Dokumén / Sumberdaya
 |
MICROCHIP Xilinx Spartan 6 Example Konversi [pdf] Pituduh pamaké Xilinx Spartan 6 Example Konversi, Xilinx, Spartan 6 Example Konversi, Example Konversi |
