MICROCHIP Xilinx Spartan 6 Example Conversión
Un provedor líder de solucións de control integrado intelixentes, conectadas e seguras
Crea un proxecto Libero® SoC Design Suite
Coloque o script de conversión no directorio do proxecto ISE®
python conv_xise_1v0.py -t .xise
Abra Libero SoC Design Suite e execute o script TCL creado
O proxecto está creado pero falta:
- IP: BlockRAM, meus_reloxos
- Bloques base arquitectónico: bicho
Continuado
Arquitecturas de destino compatibles para conversión
- MPFS: SoC PolarFire®
- MPF: PolarFire FPGA
- M2S: SmartFusion®2
- M2GL: IGLOO®2
- AGL: IGLOU
- A3P: ProASIC®3
Os dispositivos IGLOO e ProASIC3 requiren Libero SoC versión 11.9 ou anterior
Outras arquitecturas admitidas na última versión de Libero SoC
Substitúe os PLL e os DCM
- Seleccione o catálogo de IP en Libero ® SoC Design Suite
- Crea un circuíto de acondicionamento do reloxo (CCC) para as frecuencias requiridas
- Escolla a pestana "Avanzado" para restablecer
Substitúe os búfers individuais do reloxo
Os deseños a miúdo conteñen búfers de reloxo instanciados (BUFG)
- Bibliotecas específicas do vendedor
- Unisim => smartfusion, smartfusion2,polarfire
Cambio de instanciacións
- BUFG => CLKINT
Documentación: Guía de Macro Library
- SmartFusion®, IGLOO® e ProASIC®3
- SmartFusion2 e IGLOO2
- PolarFire®
Substitúe o bloque RAM
- Crear novo LSRAM a partir do catálogo IP
- Configurar LSRAM
Crear Shim
- Tome o mapa de portos existente de Block RAM
- Crear novo HDL file
- Adaptar o mapa de portos de shim
Instancia LSRAM en Shim
- Tomar a declaración da entidade do IP file
- Conecte os portos shim con instancia
Actualizar a xerarquía de deseño
Fai clic en Construír xerarquía"
Integración de fontes baixo deseño raíz
Corrixir erros en HDL
Executar síntese
- Corrixir posibles erros tipográficos informados polas ferramentas
Restricións
Fai dobre clic en Xestionar restricións"
Introduza restricións de tempo
Crear restricións derivadas"
Restricións derivadas:
- Tomar a funcionalidade PLL (multiplicar/cambio de fase)
- Restricións "detrás" da modificación do reloxo
Fai clic en "Derivar restricións"
- Pobo SDC adicional file
Restringir os cruces de dominio de reloxo
Asignar pinos
- Xestor de restricións
- Asignación de pins mediante táboa
- Asignación de pins mediante paquete
Deseño de implementación
- Deseño de lugares e rutas
- Comproba o tempo e fai o peche do tempo
(set_false_path no dominio do reloxo
- Crear bitstream
Feito
Goza da lonxevidade do teu novo deseño FPGA
2022 Microchip Technology Inc. e as súas filiais
Documentos/Recursos
 |
MICROCHIP Xilinx Spartan 6 Example Conversión [pdfGuía do usuario Xilinx Spartan 6 Example Conversion, Xilinx, Spartan 6 Example Conversión, Example Conversión |
