MICROCHIP Xilinx Spartan 6 Example Conversie
Een toonaangevende leverancier van slimme, verbonden en veilige geïntegreerde besturingsoplossingen
Creëer een Libero® SoC Design Suite-project
Plaats het conversiescript in de ISE®-projectmap
python conv_xise_1v0.py -t .xise
Open Libero SoC Design Suite en voer het gemaakte TCL-script uit
Project is gemaakt maar ontbreekt:
- IP-adres: BlockRAM, mijn_klokken
- Architecturale basisblokken: fout
Voortgezet
Ondersteunde doelarchitecturen voor conversie
- MPFS: PolarFire® SoC
- MPF: Polar Fire FPGA
- M2S: SmartFusion®2
- M2GL: IGLOO®2
- AGL: IGLO
- A3P: ProASIC®3
IGLOO- en ProASIC3-apparaten vereisen Libero SoC versie 11.9 of eerder
Andere architecturen ondersteund in de nieuwste versie van Libero SoC
Vervang PLL's en DCM's
- Selecteer IP-catalogus in Libero® SoC Design Suite
- Creëer een Clock Conditioning Circuit (CCC) voor de vereiste frequenties
- Kies het tabblad Geavanceerd om opnieuw in te stellen
Vervang individuele klokbuffers
Ontwerpen bevatten vaak geïnstantieerde klokbuffers (BUFG)
- Leverancierspecifieke bibliotheken
- Unisim => smartfusion, smartfusion2,polarfire
Verandering van instantiaties
- BUFG => CLKINT
Documentatie: Handleiding voor macrobibliotheken
- SmartFusion®, IGLOO® en ProASIC®3
- SmartFusion2 en IGLOO2
- PolarFire®
Vervang blok-RAM
- Maak een nieuw LSRAM uit de IP-catalogus
- Configureer LSRAM
Maak Shim
- Neem de bestaande poortkaart van Block RAM
- Maak nieuwe HDL file
- Pas de havenkaart van de vulring aan
Instantieer LSRAM in Shim
- Neem de entiteitsverklaring van IP file
- Verbind shim-poorten met instance
Ontwerphiërarchie bijwerken
Klik op Hiërarchie opbouwen“
Integratie van bronnen onder rootontwerp
Corrigeer fouten in HDL
Voer de synthese uit
- Corrigeer mogelijke typefouten die door tools worden gerapporteerd
Beperkingen
Dubbelklik op Beperkingen beheren“
Voer timingbeperkingen in
Creëer afgeleide beperkingen“
Afgeleide beperkingen:
- Take PLL-functionaliteit (vermenigvuldigen/faseverschuiving)
- Beperkingen “achter” klokwijziging
Klik op ‘Beperkingen afleiden’
- Vult extra SDC in file
Beperk het overschrijden van klokdomeinen
Wijs pinnen toe
- Beperkingen manager
- Pintoewijzing via tabel
- Pintoewijzing via pakket
Ontwerp implementeren
- Plaats- en routeontwerp
- Controleer de timing en voer de timingafsluiting uit
(set_false_path op klokdomein
- Bitstream maken
Klaar
Geniet van de lange levensduur van uw nieuwe FPGA-ontwerp
2022 Microchip Technology Inc. en haar dochterondernemingen
Documenten / Bronnen
 |
MICROCHIP Xilinx Spartan 6 Example Conversie [pdf] Gebruikershandleiding Xilinx Spartan 6 Example Conversie, Xilinx, Spartan 6 Example Conversie, bijvample Conversie |
