MICROCHIP Xilinx Spartan 6 Example Konversija
Pirmaujantis išmaniųjų, prijungtų ir saugių įterptųjų valdymo sprendimų tiekėjas
Sukurkite Libero® SoC Design Suite projektą
Įdėkite konversijos scenarijų į ISE® projekto katalogą
python conv_xise_1v0.py -t .xise
Atidarykite Libero SoC Design Suite ir paleiskite sukurtą TCL scenarijų
Projektas sukurtas, bet trūksta:
- IP: BlockRAM, my_clocks
- Architektūriniai pagrindo blokai: bufg
Tęsinys
Palaikomos tikslinės konversijos architektūros
- MPFS: PolarFire® SoC
- MPF: PolarFire FPGA
- M2S: SmartFusion®2
- M2GL: IGLOO®2
- AGL: IGLOO
- A3P: ProASIC®3
IGLOO ir ProASIC3 įrenginiams reikalinga Libero SoC versija 11.9 arba senesnė
Kitos architektūros palaikomos naujausioje Libero SoC versijoje
Pakeiskite PLL ir DCM
- Libero ® SoC Design Suite pasirinkite IP katalogą
- Sukurkite reikiamų dažnių laikrodžio kondicionavimo grandinę (CCC).
- Norėdami nustatyti iš naujo, pasirinkite skirtuką Išsamiau
Pakeiskite atskirus laikrodžio buferius
Dizainuose dažnai yra momentinių laikrodžių buferių (BUFG)
- Pardavėjo specifinės bibliotekos
- Unisim => smartfusion, smartfusion2, polarfire
Instantiacijų keitimas
- BUFG => CLKINT
Dokumentacija: makro bibliotekos vadovas
- SmartFusion®, IGLOO® ir ProASIC®3
- SmartFusion2 ir IGLOO2
- PolarFire®
Pakeiskite Block RAM
- Sukurkite naują LSRAM iš IP katalogo
- Konfigūruokite LSRAM
Sukurkite Shim
- Paimkite esamą bloko RAM prievado žemėlapį
- Sukurkite naują HDL file
- Pritaikykite tarpiklio prievado žemėlapį
Sukurkite LSRAM į „Shim“.
- Paimkite subjekto deklaraciją iš IP file
- Prijunkite tarpiklio prievadus su egzemplioriumi
Atnaujinkite dizaino hierarchiją
Spustelėkite Sukurti hierarchiją“
Šaltinių integravimas pagal šakninį dizainą
Ištaisykite HDL klaidas
Vykdykite sintezę
- Ištaisykite galimas rašybos klaidas, apie kurias pranešė įrankiai
Apribojimai
Dukart spustelėkite Tvarkyti apribojimus“
Įveskite laiko apribojimus
Sukurti išvestinius apribojimus“
Išvestiniai apribojimai:
- Naudokite PLL funkciją (daugybinis / fazės poslinkis)
- Laikrodžio modifikavimo „b ehind“ apribojimai
Spustelėkite „Išvesti apribojimus“
- Užpildo papildomą SDC file
Apriboti laikrodžio domenų kirtimus
Priskirti kaiščius
- Apribojimų valdytojas
- Prisegti priskyrimą per lentelę
- Smeigtuko priskyrimas per paketą
Įgyvendinti dizainą
- Vietos ir maršruto projektavimas
- Patikrinkite laiką ir atlikite laiko uždarymą
(set_false_path laikrodžio domene
- Sukurti bitų srautą
Atlikta
Mėgaukitės savo naujojo FPGA dizaino ilgaamžiškumu
2022 Microchip Technology Inc. ir jos dukterinės įmonės
Dokumentai / Ištekliai
 |
MICROCHIP Xilinx Spartan 6 Example Konversija [pdfVartotojo vadovas Xilinx Spartan 6 Example Conversion, Xilinx, Spartan 6 Example Conversion, pvzample Konversija |
