MICROCHIP Xilinx Spartan 6 Example Dönüşüm
Ağıllı, Əlaqəli və Təhlükəsiz Daxili İdarəetmə Həllərinin Aparıcı Provayderi
Libero® SoC Design Suite Layihəsi yaradın
Konversiya skriptini ISE® layihə qovluğuna yerləşdirin
python conv_xise_1v0.py -t .xise
Libero SoC Design Suite-i açın və yaradılmış TCL-skriptini işə salın
Layihə yaradılıb, lakin yoxdur:
- IP: BlockRAM, mənim_saatlarım
- Memarlıq əsas blokları: bufg
davam edir
Dönüşüm üçün dəstəklənən hədəf arxitekturaları
- MPFS: PolarFire® SoC
- MPF: PolarFire FPGA
- M2S: SmartFusion®2
- M2GL: IGLOO®2
- AGL: IGLOO
- A3P: ProASIC®3
IGLOO və ProASIC3 cihazları Libero SoC 11.9 və ya daha əvvəlki versiyanı tələb edir
Libero SoC-nin ən son versiyasında dəstəklənən digər arxitekturalar
PLL və DCM-ləri dəyişdirin
- Libero ® SoC Design Suite-də IP kataloqunu seçin
- Tələb olunan tezliklər üçün Clock Conditioning Circuit (CCC) yaradın
- Sıfırlamaq üçün Qabaqcıl" sekmesini seçin
Fərdi Saat Buferlərini dəyişdirin
Dizaynlarda tez-tez yaradılmış saat tamponları (BUFG) olur.
- Satıcıların xüsusi kitabxanaları
- Unisim => smartfusion, smartfusion2, polarfire
Nümunələrin dəyişdirilməsi
- BUFG => CLKINT
Sənədləşdirmə: Makro Kitabxana Bələdçisi
- SmartFusion®, IGLOO® və ProASIC®3
- SmartFusion2 və IGLOO2
- PolarFire ®
Blok RAM-ı dəyişdirin
- IP kataloqundan yeni LSRAM yaradın
- LSRAM-ı konfiqurasiya edin
Şim yaradın
- Blok RAM-ın mövcud port xəritəsini götürün
- Yeni HDL yaradın file
- Şim liman xəritəsini uyğunlaşdırın
LSRAM-ı Shim-ə işə salın
- IP-dən qurum bəyannaməsini götürün file
- Şim portlarını nümunə ilə birləşdirin
Dizayn iyerarxiyasını yeniləyin
İyerarxiya qurmaq" düyməsini basın
Kök dizaynı altında mənbələrin inteqrasiyası
HDL-də səhvləri düzəldin
Sintezi həyata keçirin
- Alətlər tərəfindən bildirilən potensial yazı səhvlərini düzəldin
Məhdudiyyətlər
Məhdudiyyətləri idarə et" üzərinə iki dəfə klikləyin
Vaxt məhdudiyyətlərini daxil edin
Əldə edilmiş məhdudiyyətlər yaradın"
Alınan məhdudiyyətlər:
- PLL funksiyasını götürün (çoxaltma/faza sürüşməsi)
- Məhdudiyyətlər "b ehind" saat modifikasiyası
"Məhdudiyyətləri əldə et" üzərinə klikləyin
- Əlavə SDC doldurur file
Saat domen keçidlərini məhdudlaşdırın
Sancaqlar təyin edin
- Məhdudiyyətlər meneceri
- Cədvəl vasitəsilə təyinat təyin edin
- Paket vasitəsilə təyinat təyin edin
Dizaynı həyata keçirin
- Yerin və marşrutun dizaynı
- Vaxtı yoxlayın və vaxtı bağlamağı edin
(saat domenində yanlış_yol təyin edin
- Bit axını yaradın
Bitdi
Yeni FPGA dizaynınızın uzunömürlülüyündən həzz alın
2022 Microchip Technology Inc. və onun törəmə şirkətləri
Sənədlər / Resurslar
 |
MICROCHIP Xilinx Spartan 6 Example Dönüşüm [pdf] İstifadəçi təlimatı Xilinx Spartan 6 Example Conversion, Xilinx, Spartan 6 Example Dönüşüm, Məsample Dönüşüm |
