MICROCHIP Xilinx Spartan 6 Exampchuyển đổi tập tin
Nhà cung cấp hàng đầu các giải pháp điều khiển nhúng thông minh, được kết nối và an toàn
Tạo dự án bộ thiết kế Libero® SoC
Đặt tập lệnh chuyển đổi vào thư mục dự án ISE®
python conv_xise_1v0.py -t .xise
Mở Libero SoC Design Suite và chạy tập lệnh TCL đã tạo
Dự án được tạo nhưng thiếu:
- Địa chỉ IP: Khối RAM, my_clocks
- Khối đế kiến trúc: bufg
Tiếp tục
Kiến trúc mục tiêu được hỗ trợ để chuyển đổi
- MPFS: PolarFire® SoC
- MPF: FPGA PolarFire
- M2S: SmartFusion®2
- M2GL: IGLOO®2
- AGL: LỀU TUYẾT
- A3P: ProASIC®3
Các thiết bị IGLOO và ProASIC3 yêu cầu Libero SoC phiên bản 11.9 trở về trước
Các kiến trúc khác được hỗ trợ trong phiên bản mới nhất của Libero SoC
Thay thế PLL và DCM
- Chọn danh mục IP trong Libero ® SoC Design Suite
- Tạo Mạch Điều hòa Đồng hồ (CCC) cho các tần số được yêu cầu
- Chọn tab Advanced“ để đặt lại
Thay thế bộ đệm đồng hồ riêng lẻ
Các thiết kế thường chứa bộ đệm đồng hồ khởi tạo (BUFG)
- Thư viện cụ thể của nhà cung cấp
- Unisim => smartfusion, smartfusion2, Polarfire
Thay đổi khởi tạo
- BUFG => CLKINT
Tài liệu: Hướng dẫn thư viện Macro
- SmartFusion®, IGLOO® và ProASIC®3
- SmartFusion2 và IGLOO2
- PolarFire ®
Thay khối RAM
- Tạo LSRAM mới từ danh mục IP
- Định cấu hình LSRAM
Tạo Shim
- Lấy bản đồ cổng hiện có của Block RAM
- Tạo HDL mới file
- Điều chỉnh bản đồ cổng của shim
Khởi tạo LSRAM thành Shim
- Lấy khai báo thực thể từ IP file
- Kết nối các cổng shim với ví dụ
Cập nhật phân cấp thiết kế
Nhấp vào Xây dựng hệ thống phân cấp“
Tích hợp các nguồn dưới thiết kế gốc
Sửa lỗi trong HDL
Chạy tổng hợp
- Sửa lỗi chính tả tiềm năng được báo cáo bởi các công cụ
Hạn chế
Nhấp đúp vào Quản lý ràng buộc“
Nhập các ràng buộc về thời gian
Tạo các ràng buộc có nguồn gốc“
Các ràng buộc dẫn xuất:
- Thực hiện chức năng PLL (nhân/chuyển pha)
- Ràng buộc sửa đổi đồng hồ "b ehind"
Nhấp vào “Ràng buộc phái sinh”
- Dân số SDC bổ sung file
Hạn chế giao cắt miền đồng hồ
Chỉ định ghim
- trình quản lý ràng buộc
- Gán chốt qua bảng
- Gán pin qua gói
thực hiện thiết kế
- Thiết kế địa điểm và tuyến đường
- Kiểm tra thời gian và thực hiện đóng thời gian
(set_false_path trên miền đồng hồ
- Tạo dòng bit
Xong
Tận hưởng tuổi thọ của thiết kế FPGA mới của bạn
2022 Microchip Technology Inc. và các công ty con
Tài liệu / Tài nguyên
 |
MICROCHIP Xilinx Spartan 6 Exampchuyển đổi tập tin [tập tin pdf] Hướng dẫn sử dụng Xilinx Spartan 6 cũample Chuyển đổi, Xilinx, Spartan 6 Example Chuyển đổi, ví dụampchuyển đổi tập tin |
