MICROCHIP Xilinx Spartan 6 Example Konverzje
In liedende leveransier fan tûke, ferbûne en feilige ynbêde kontrôleoplossingen
Meitsje Libero® SoC Design Suite Project
Plak konverzje-skript yn ISE®-projektmap
python conv_xise_1v0.py -t .xise
Iepenje Libero SoC Design Suite en útfiere makke TCL-skript
Projekt is oanmakke, mar ûntbrekt:
- IP: BlockRAM, myn_klokken
- Arsjitektoanyske basisblokken: buffg
Fuortset
Stipe doelarsjitektueren foar konverzje
- MPFS: PolarFire® SoC
- MPF: PolarFire FPGA
- M2S: SmartFusion®2
- M2GL: IGLOO®2
- AGL: IGLO
- A3P: ProASIC®3
IGLOO- en ProASIC3-apparaten fereaskje Libero SoC ferzje 11.9 of earder
Oare arsjitektuer stipe yn lêste ferzje fan Libero SoC
Ferfange PLL's en DCM's
- Selektearje IP-katalogus yn Libero ® SoC Design Suite
- Meitsje Clock Conditioning Circuit (CCC) foar fereaske frekwinsjes
- Kies Avansearre "ljepper foar reset
Ferfange yndividuele klokbuffers
Untwerpen befetsje faak ynstantiearre klokbuffers (BUFG)
- Vendor spesifike biblioteken
- Unisim => smartfusion, smartfusion2,polarfire
Feroaring fan instantiations
- BUFG => CLKINT
Dokumintaasje: Macro Library Guide
- SmartFusion®, IGLOO® en ProASIC®3
- SmartFusion2 en IGLOO2
- PolarFire®
Ferfange Block RAM
- Meitsje nije LSRAM út IP katalogus
- LSRAM konfigurearje
Meitsje Shim
- Nim besteande havenkaart fan Block RAM
- Meitsje nije HDL file
- Oanpasse havenkaart fan shim
Instantiate LSRAM yn Shim
- Nim entiteitsferklearring fan IP file
- Ferbine shim havens mei bygelyks
Update Design Hierarchy
Klik hierarchy bouwe"
Yntegraasje fan boarnen ûnder root-ûntwerp
Korrizjearje flaters yn HDL
Synteze útfiere
- Korrizjearje potinsjele typfouten rapporteare troch ark
Beheinings
Dûbelklik Beheiningen beheare"
Fier timing beheinings yn
Meitsje ôfliedende beheiningen"
Afgeleide beheiningen:
- Nim PLL-funksjonaliteit (fermannichfâldigje / faze ferskowing)
- Beheinings "b ehin" klok modifikaasje
Klikje op "Derive Constraints"
- Befolket ekstra SDC file
Beheine klokdomeinoergongen
Pins tawize
- Beheinings manager
- Pin opdracht fia tabel
- Pin opdracht fia pakket
Implementearje Design
- Plak- en rûteûntwerp
- Kontrolearje timing en doch timing sluting
(set_false_path op klokdomein
- Meitsje bitstream
Dien
Genietsje fan de langstme fan jo nije FPGA-ûntwerp
2022 Microchip Technology Inc. en har dochterûndernimmingen
Dokuminten / Resources
 |
MICROCHIP Xilinx Spartan 6 Example Konverzje [pdf] Brûkersgids Xilinx Spartan 6 Example Conversion, Xilinx, Spartan 6 Example Conversion, Example Konverzje |
