МИКРОЧИП Xilinx Spartan 6 Прample Конверзија
Водечки снабдувач на паметни, поврзани и безбедни решенија за вградена контрола
Создадете Libero® SoC Design Suite Project
Ставете ја скриптата за конверзија во проектниот директориум ISE®
python conv_xise_1v0.py -t .xise
Отворете го Libero SoC Design Suite и стартувајте го креираниот TCL-скрипта
Проектот е создаден, но недостасува:
- IP: BlockRAM, my_clocks
- Архитектонски базни блокови: буфг
Продолжува
Поддржани целни архитектури за конверзија
- MPFS: PolarFire® SoC
- MPF: PolarFire FPGA
- M2S: SmartFusion®2
- M2GL: IGLOO®2
- AGL: ИГЛУ
- A3P: ProASIC®3
Уредите IGROO и ProASIC3 бараат Libero SoC верзија 11.9 или понова
Други архитектури поддржани во најновата верзија на Libero SoC
Заменете ги PLL и DCM
- Изберете IP каталог во Libero ® SoC Design Suite
- Креирајте коло за уредување на часовникот (CCC) за потребните фреквенции
- Изберете ја картичката Напредно“ за ресетирање
Заменете ги поединечните бафери на часовникот
Дизајните често содржат инстанцирани часовници (BUFG)
- Библиотеки специфични за добавувачите
- Unisim => smartfusion, smartfusion2,polarfire
Промена на инстанции
- BUFG => CLKINT
Документација: Водич за макро библиотека
- SmartFusion®, IGLOO® и ProASIC®3
- SmartFusion2 и IGLOO2
- PolarFire ®
Заменете ја блокадата RAM меморија
- Создадете нов LSRAM од IP каталог
- Конфигурирајте LSRAM
Креирај Шим
- Земете ја постоечката карта на пристаништето за блокирање на RAM меморијата
- Создадете нов HDL file
- Прилагодете ја картата на пристаништето на шим
Инстантирајте го LSRAM во Shim
- Земете декларација за ентитет од IP file
- Поврзете ги портите на шим со пример
Ажурирајте ја хиерархијата на дизајнот
Кликнете „Изгради хиерархија“
Интеграција на извори под дизајн на коренот
Исправете ги грешките во HDL
Стартувај синтеза
- Исправете ги потенцијалните печатни грешки пријавени од алатките
Ограничувања
Двоен клик Управувај со ограничувања“
Внесете временски ограничувања
Креирај изведени ограничувања“
Изведени ограничувања:
- Земете ја функционалноста на PLL (множење/фазно поместување)
- Ограничувања „b ehind“ модификација на часовникот
Кликнете на „Изведи ограничувања“
- Населува дополнителна SDC file
Ограничете ги вкрстувањата на доменот на часовникот
Доделете пинови
- Менаџер за ограничувања
- Закачете ја задачата преку табела
- Доделување на закачување преку пакет
Спроведување на дизајн
- Дизајн на место и маршрута
- Проверете го времето и направете го затворањето на тајмингот
(set_false_path на доменот на часовникот
- Креирај битстрим
Готово
Уживајте во долговечноста на вашиот нов FPGA дизајн
2022 Microchip Technology Inc. и нејзините подружници
Документи / ресурси
 |
МИКРОЧИП Xilinx Spartan 6 Прample Конверзија [pdf] Упатство за корисникот Xilinx Spartan 6 Прample Conversion, Xilinx, Spartan 6 Прample Конверзија, прample Конверзија |
