MICROCHIP Xilinx Spartan 6 Example Conversió
Un proveïdor líder de solucions de control integrades intel·ligents, connectades i segures
Creeu el projecte Libero® SoC Design Suite
Col·loqueu l'script de conversió al directori del projecte ISE®
python conv_xise_1v0.py -t .xise
Obriu Libero SoC Design Suite i executeu l'script TCL creat
El projecte està creat però falta:
- IP: BlockRAM, els meus_rellotges
- Blocs base arquitectònics: bugaderia
Continuat
Arquitectures de destinació compatibles per a la conversió
- MPFS: SoC PolarFire®
- MPF: FPGA PolarFire
- M2S: SmartFusion®2
- M2GL: IGLOO®2
- AGL: IGLOU
- A3P: ProASIC®3
Els dispositius IGLOO i ProASIC3 requereixen Libero SoC versió 11.9 o anterior
Altres arquitectures compatibles amb la darrera versió de Libero SoC
Substituïu els PLL i els DCM
- Seleccioneu el catàleg IP a Libero ® SoC Design Suite
- Creeu un circuit de condicionament del rellotge (CCC) per a les freqüències requerides
- Trieu la pestanya Avançat per restablir
Substituïu els buffers de rellotge individuals
Els dissenys sovint contenen buffers de rellotge instància (BUFG)
- Biblioteques específiques del proveïdor
- Unisim => smartfusion, smartfusion2,polarfire
Canvi d'instanciacions
- BUFG => CLKINT
Documentació: Guia de Macro Library
- SmartFusion®, IGLOO® i ProASIC®3
- SmartFusion2 i IGLOO2
- PolarFire®
Substituïu la memòria RAM del bloc
- Creeu un nou LSRAM des del catàleg IP
- Configura LSRAM
Crea Shim
- Preneu el mapa de ports existent de Block RAM
- Creeu un nou HDL file
- Adaptar el mapa de ports del shim
Instancia LSRAM a Shim
- Preneu la declaració d'entitat de IP file
- Connecteu els ports de calçat amb la instància
Actualitzar la jerarquia de disseny
Feu clic a Crear jerarquia"
Integració de fonts sota el disseny arrel
Corregir errors en HDL
Executeu la síntesi
- Corregiu possibles errors tipogràfics reportats per les eines
Restriccions
Feu doble clic a Gestiona les restriccions"
Introduïu restriccions de temps
Crea restriccions derivades"
Restriccions derivades:
- Pren la funcionalitat PLL (multiplicació/canvi de fase)
- Restriccions "per darrere" de la modificació del rellotge
Feu clic a "Deriva restriccions"
- Omple SDC addicional file
Restringir els encreuaments del domini del rellotge
Assigna pins
- Gestor de restriccions
- Assignació de pins mitjançant taula
- Assignació de pins mitjançant paquet
Disseny d'implementació
- Disseny de llocs i recorreguts
- Comproveu el temps i tanqueu el temps
(set_false_path al domini del rellotge
- Crear flux de bits
Fet
Gaudeix de la longevitat del teu nou disseny FPGA
2022 Microchip Technology Inc. i les seves filials
Documents/Recursos
 |
MICROCHIP Xilinx Spartan 6 Example Conversió [pdfGuia de l'usuari Xilinx Spartan 6 Example Conversion, Xilinx, Spartan 6 Example Conversió, Example Conversió |
