MICROCHIP Xilinx Spartan 6 Example Fiovam-po
Mpanome mpanome vahaolana fanaraha-maso hendry, mifandray ary azo antoka
Mamorona Libero® SoC Design Suite Project
Apetraho ao amin'ny lahatahiry tetikasa ISE® ny script fiovam-po
python conv_xise_1v0.py -t .xise
Sokafy ny Libero SoC Design Suite ary mihazakazaka TCL-script
Noforonina ny tetikasa saingy tsy ampy:
- IP: BlockRAM, my_clocks
- Architectural base-blocks: bufg
foana
Ireo maritrano kendrena tohana ho an'ny fiovam-po
- MPFS: PolarFire® SoC
- MPF: PolarFire FPGA
- M2S: SmartFusion®2
- M2GL: IGLOO®2
- AGL: IGLOO
- A3P: ProASIC®3
Ny fitaovana IGLOO sy ProASIC3 dia mila Libero SoC version 11.9 na taloha
Ny maritrano hafa tohana amin'ny dika farany an'ny Libero SoC
Soloy ny PLL sy DCM
- Safidio ny katalaogy IP ao amin'ny Libero ® SoC Design Suite
- Mamorona Clock Conditioning Circuit (CCC) ho an'ny matetika ilaina
- Safidio ny tabilao "Advanced" mba hamerenana
Soloy ny famantaranandro tsirairay
Ny endrika matetika dia misy buffer famantaranandro (BUFG)
- Tranomboky manokana momba ny mpivarotra
- Unisim => smartfusion, smartfusion2,polarfire
Fiovan'ny instantiations
- BUFG => CLKINT
Documentation: Torolàlana momba ny tranomboky macro
- SmartFusion®, IGLOO® ary ProASIC®3
- SmartFusion2 sy IGLOO2
- PolarFire ®
Soloy ny Block RAM
- Mamorona LSRAM vaovao avy amin'ny katalaogy IP
- Amboary ny LSRAM
Mamorona Shim
- Raiso ny sarintanin'ny seranan-tsambo misy ny Block RAM
- Mamorona HDL vaovao file
- Ampifanaraho ny sarintanin'ny seranana shim
Ampidiro ao amin'ny Shim ny LSRAM
- Raiso ny fanambarana enti-manana avy amin'ny IP file
- Ampifandraiso amin'ny ohatra ny port shim
Fanavaozana ny Hierarchy Design
Tsindrio ny Build Hierarchy"
Fampidirana loharano eo ambanin'ny famolavolana faka
Ahitsio ny lesoka ao amin'ny HDL
Mandehana synthesis
- Ahitsio ny mety ho diso notaterin'ny fitaovana
faneren'ny
Tsindrio indroa Manage Constraints“
Ampidiro ny fetran'ny fotoana
Mamorona faneriterena avy any ivelany"
Faneriterena nalaina:
- Raiso ny fiasa PLL (fampitomboana / fifindran'ny dingana)
- Famerana ny fanovana famantaranandro "b ehind".
Tsindrio ny "Derive Constraints"
- Mametraka SDC fanampiny file
Fehezo ny fiampitana sehatra famantaranandro
Asio Pins
- Mpitantana teritery
- Fanendrena amin'ny alàlan'ny tabilao
- Fanendrena amin'ny alàlan'ny fonosana
Ampiharo ny Design
- Famolavolana toerana sy lalana
- Jereo ny fandaharam-potoana ary ataovy ny fanakatonana ny fotoana
(set_false_path amin'ny sehatra famantaranandro
- Mamorona bitstream
hatao
Ankafizo ny faharetan'ny famolavolana FPGA vaovao anao
2022 Microchip Technology Inc. sy ny sampany
Documents / Loharano
 |
MICROCHIP Xilinx Spartan 6 Example Fiovam-po [pdf] Torolàlana ho an'ny mpampiasa Xilinx Spartan 6 Example Conversion, Xilinx, Spartan 6 Example Fiovam-po, Eksample Fiovam-po |
