MIKROĈIPO Xilinx Spartan 6 Ekzample Konvertiĝo
Ĉefa Provizanto de Inteligentaj, Konektitaj kaj Sekuraj Enigitaj Kontrolaj Solvoj
Krei Libero® SoC Design Suite Projekton
Metu konvertiĝo-skripton en la projekt-dosierujon de ISE®
python conv_xise_1v0.py -t .xise
Malfermu Libero SoC Design Suite kaj rulu kreitan TCL-skripton
Projekto estas kreita sed mankas:
- IP: BlockRAM, miaj_horloĝoj
- Arkitekturaj bazblokoj: bug
Daŭrigis
Subtenataj celaj arkitekturoj por konvertiĝo
- MPFS: PolarFire® SoC
- MPF: PolarFire FPGA
- M2S: SmartFusion®2
- M2GL: IGLOO®2
- AGL: IGLOO
- A3P: ProASIC®3
IGLOO kaj ProASIC3-aparatoj postulas Libero SoC-version 11.9 aŭ pli frue
Aliaj arkitekturoj subtenataj en plej nova versio de Libero SoC
Anstataŭigi PLL-ojn kaj DCM-ojn
- Elektu IP-katalogon en Libero ® SoC Design Suite
- Kreu Clock Conditioning Circuit (CCC) por postulataj frekvencoj
- Elektu Altnivelan" langeton por restarigi
Anstataŭigi Individuajn Horloĝajn Bufferojn
Dezajnoj ofte enhavas instanciigitajn horloĝbufrojn (BUFG)
- Vendisto specifaj bibliotekoj
- Unisim => smartfusion, smartfusion2,polarfire
Ŝanĝo de instantigoj
- BUFG => CLKINT
Dokumentado: Makrobiblioteko Gvidilo
- SmartFusion®, IGLOO® kaj ProASIC®3
- SmartFusion2 kaj IGLOO2
- PolarFire®
Anstataŭigi Bloko RAM
- Kreu novan LSRAM el IP-katalogo
- Agordu LSRAM
Kreu Shim
- Prenu ekzistantan havenmapon de Block RAM
- Kreu novan HDL file
- Adaptu havenmapon de shim
Instancigu LSRAM en Shim
- Prenu entan deklaron de IP file
- Konektu shim-havenojn kun ekzemplo
Ĝisdatigi Dezajnan Hierarkion
Alklaku Konstrui Hierarkion"
Integriĝo de fontoj sub radika dezajno
Korekti erarojn en HDL
Kuru sintezon
- Korektu eventualajn tajperarojn raportitajn per iloj
Limoj
Duoble alklaku Administri Limojn"
Enigu tempajn limojn
Krei Derivitajn Limojn"
Derivitaj limoj:
- Prenu PLL-funkciecon (obligo/ŝanĝo de fazo)
- Limoj "malantaŭ" horloĝmodifo
Alklaku "Derivi Limojn"
- Loĝas plian SDC file
Limigi horloĝdomajnan krucojn
Asignu Pinglojn
- Administranto de limoj
- Pin-tasko per tablo
- Pin-tasko per pako
Efektivigi Dezajnon
- Dezajno de loko kaj itinero
- Kontrolu tempigon kaj faru tempan fermon
(set_false_path sur horloĝa domajno
- Kreu bitfluon
Farita
Ĝuu longvivecon de via nova FPGA-dezajno
2022 Microchip Technology Inc. kaj ĝiaj filioj
Dokumentoj/Rimedoj
 | MIKROĈIPO Xilinx Spartan 6 Ekzample Konvertiĝo [pdf] Uzantogvidilo Xilinx Spartan 6 Eksample Konvertiĝo, Xilinx, Spartan 6 Ekzample Konvertiĝo, Ekzample Konvertiĝo |
