MICROCHIP Xilinx Spartan 6 Example Konversija
Vadošais viedo, savienoto un drošu iegulto vadības risinājumu nodrošinātājs
Izveidojiet Libero® SoC Design Suite projektu
Ievietojiet konvertēšanas skriptu ISE® projektu direktorijā
python conv_xise_1v0.py -t .xise
Atveriet Libero SoC Design Suite un palaidiet izveidoto TCL skriptu
Projekts ir izveidots, bet trūkst:
- IP: BlockRAM, my_clocks
- Arhitektūras bāzes bloki: bufg
Turpinājums
Atbalstītās mērķa arhitektūras konvertēšanai
- MPFS: PolarFire® SoC
- MPF: PolarFire FPGA
- M2S: SmartFusion®2
- M2GL: IGLOO®2
- AGL: IGLOO
- A3P: ProASIC®3
IGLOO un ProASIC3 ierīcēm nepieciešama Libero SoC versija 11.9 vai vecāka versija
Citas arhitektūras, kas tiek atbalstītas jaunākajā Libero SoC versijā
Nomainiet PLL un DCM
- Libero ® SoC Design Suite atlasiet IP katalogu
- Nepieciešamajām frekvencēm izveidojiet pulksteņa kondicionēšanas ķēdi (CCC).
- Atiestatīšanai atlasiet cilni Papildu
Nomainiet atsevišķus pulksteņa buferus
Dizainos bieži ir ietverti momentāni pulksteņa buferi (BUFG)
- Pārdevēju specifiskas bibliotēkas
- Unisim => smartfusion, smartfusion2, polarfire
Instantiāciju maiņa
- BUFG => CLKINT
Dokumentācija: Makro bibliotēkas rokasgrāmata
- SmartFusion®, IGLOO® un ProASIC®3
- SmartFusion2 un IGLOO2
- PolarFire ®
Nomainiet bloku RAM
- Izveidojiet jaunu LSRAM no IP kataloga
- Konfigurējiet LSRAM
Izveidojiet starpliku
- Paņemiet esošo bloka RAM porta karti
- Izveidojiet jaunu ABL file
- Pielāgojiet starplikas porta karti
Instantiējiet LSRAM uz Shim
- Paņemiet entītijas deklarāciju no IP file
- Savienojiet starplikas portus ar instanci
Atjauniniet dizaina hierarhiju
Noklikšķiniet uz Veidot hierarhiju"
Avotu integrēšana zem saknes dizaina
Izlabojiet HDL kļūdas
Palaist sintēzi
- Izlabojiet iespējamās drukas kļūdas, par kurām ziņo rīki
Ierobežojumi
Veiciet dubultklikšķi uz Pārvaldīt ierobežojumus"
Ievadiet laika ierobežojumus
Izveidot atvasinātus ierobežojumus"
Atvasinātie ierobežojumi:
- Izmantojiet PLL funkcionalitāti (reizināšanas/fāzes maiņa)
- Ierobežojumi "b ehind" pulksteņa modifikācijas
Noklikšķiniet uz “Atvasināt ierobežojumus”
- Aizpilda papildu SDC file
Ierobežot pulksteņa domēna šķērsošanu
Piešķirt piespraudes
- Ierobežojumu pārvaldnieks
- Piespraust piešķiršanu, izmantojot tabulu
- Piespraust piešķiršanu, izmantojot pakotni
Ieviest dizainu
- Vietas un maršruta dizains
- Pārbaudiet laiku un veiciet laika slēgšanu
(set_false_path pulksteņa domēnā
- Izveidot bitu straumi
Gatavs
Izbaudiet sava jaunā FPGA dizaina ilgmūžību
2022 Microchip Technology Inc. un tā meitasuzņēmumi
Dokumenti / Resursi
 |
MICROCHIP Xilinx Spartan 6 Example Konversija [pdfLietotāja rokasgrāmata Xilinx Spartan 6 Example Conversion, Xilinx, Spartan 6 Example Conversion, piemample Konversija |
