마이크로칩 자일링스 스파르탄 6 Examp르 변환
스마트하고 연결되고 안전한 임베디드 제어 솔루션의 선도적인 제공업체
Libero® SoC 디자인 스위트 프로젝트 생성
변환 스크립트를 ISE® 프로젝트 디렉토리에 배치
파이썬 conv_xise_1v0.py -t .xise
Libero SoC Design Suite를 열고 생성된 TCL 스크립트 실행
프로젝트가 생성되었지만 누락됨:
- 아이피: 블록램, my_clocks
- 건축 기반 블록: 버프
계속되는
변환을 위해 지원되는 대상 아키텍처
- MPFS: PolarFire® SoC
- MPF: 폴라파이어 FPGA
- M2S: 스마트퓨전®2
- M2GL: 이글루®2
- AGL: 이글루
- A3P: ProASIC®3
IGLOO 및 ProASIC3 장치에는 Libero SoC 버전 11.9 이하가 필요합니다.
최신 버전의 Libero SoC에서 지원되는 기타 아키텍처
PLL 및 DCM 교체
- Libero ® SoC Design Suite에서 IP 카탈로그 선택
- 필요한 주파수에 대한 CCC(Clock Conditioning Circuit) 생성
- 재설정을 위해 고급" 탭을 선택하십시오.
개별 클록 버퍼 교체
설계에는 인스턴스화된 클록 버퍼(BUFG)가 포함되는 경우가 많습니다.
- 공급업체별 라이브러리
- 유니심 => 스마트퓨전, 스마트퓨전2,폴라파이어
인스턴스화 변경
- BUFG => 클린트
문서: 매크로 라이브러리 가이드
- SmartFusion®, IGLOO® 및 ProASIC®3
- SmartFusion2 및 IGLOO2
- 폴라파이어 ®
블록 RAM 교체
- IP 카탈로그에서 새 LSRAM 생성
- LSRAM 구성
심 만들기
- 블록 RAM의 기존 포트 맵 가져오기
- 새 HDL 만들기 file
- 심의 포트 맵 적응
LSRAM을 Shim으로 인스턴스화
- IP에서 엔티티 선언 가져오기 file
- 심 포트를 인스턴스와 연결
설계 계층 업데이트
계층 구조 만들기"를 클릭합니다.
루트 설계에서 소스 통합
HDL의 오류 수정
합성 실행
- 도구에서 보고된 잠재적 오타 수정
제약 조건
제약 조건 관리"를 두 번 클릭합니다.
타이밍 제약 조건 입력
파생 제약 조건 생성"
파생된 구속조건:
- PLL 기능 사용(곱하기/위상 편이)
- 제한 "뒤에" 시계 수정
"제약 조건 파생"을 클릭합니다.
- 추가 SDC 채우기 file
클록 도메인 교차 제한
핀 할당
- 제약 조건 관리자
- 테이블을 통한 핀 할당
- 패키지를 통한 핀 할당
설계 구현
- 장소 및 경로 설계
- 타이밍 확인 및 타이밍 클로저 수행
(시계 도메인의 set_false_path
- 비트스트림 만들기
완료
새로운 FPGA 디자인의 수명을 즐기십시오
2022 Microchip Technology Inc. 및 그 자회사
문서 / 리소스
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마이크로칩 자일링스 스파르탄 6 Examp르 변환 [PDF 파일] 사용자 가이드 자일링스 스파르탄 6 Examp변환, Xilinx, Spartan 6 Examp르 변환, Examp르 변환 |
