MICROCHIP Xilinx Spartan 6 Eżample Konverżjoni
Fornitur Ewlieni ta 'Soluzzjonijiet ta' Kontroll Inkorporati Intelliġenti, Konnessi u Sikur
Oħloq Proġett Libero® SoC Design Suite
Poġġi l-iskrittura tal-konverżjoni fid-direttorju tal-proġett ISE®
python conv_xise_1v0.py -t .xise
Iftaħ Libero SoC Design Suite u mexxi maħluq TCL-script
Il-proġett huwa maħluq iżda nieqes:
- IP: BlockRAM, my_clocks
- Blokki bażi arkitettoniċi: bufg
Tkompli
Arkitetturi fil-mira appoġġjati għall-konverżjoni
- MPFS: PolarFire® SoC
- MPF: PolarFire FPGA
- M2S: SmartFusion®2
- M2GL: IGLOO®2
- AGL: IGLOO
- A3P: ProASIC®3
L-apparati IGLOO u ProASIC3 jeħtieġu Libero SoC verżjoni 11.9 jew preċedenti
Arkitetturi oħra appoġġjati fl-aħħar verżjoni ta 'Libero SoC
Ibdel PLLs u DCMs
- Agħżel il-katalgu IP f'Libero ® SoC Design Suite
- Oħloq Clock Conditioning Circuit (CCC) għall-frekwenzi meħtieġa
- Agħżel Avvanzata" tab għal reset
Ibdel il-Buffers tal-Arloġġ Individwali
Id-disinni ħafna drabi jkun fihom buffers tal-arloġġ instanzjati (BUFG)
- Libreriji speċifiċi tal-bejjiegħ
- Unisim => smartfusion, smartfusion2,polarfire
Bidla ta' istanziazzjonijiet
- BUFG => CLKINT
Dokumentazzjoni: Gwida tal-Makro Librerija
- SmartFusion®, IGLOO® u ProASIC®3
- SmartFusion2 u IGLOO2
- PolarFire ®
Ibdel Blokk RAM
- Oħloq LSRAM ġdid mill-katalgu IP
- Ikkonfigura LSRAM
Oħloq Shim
- Ħu mappa tal-port eżistenti ta 'Blokk RAM
- Oħloq HDL ġdid file
- Adatta l-mappa tal-port ta 'shim
Istanzja LSRAM fis-Shim
- Ħu dikjarazzjoni tal-entità mill-IP file
- Qabbad il-portijiet shim ma 'eżempju
Aġġorna l-Ġerarkija tad-Disinn
Ikklikkja Ibni Ġerarkija"
Integrazzjoni ta 'sorsi taħt disinn ta' l-għeruq
Ikkoreġi l-iżbalji fl-HDL
Mexxi sinteżi
- Ikkoreġi typos potenzjali rrappurtati mill-għodod
Limitazzjonijiet
Ikklikkja darbtejn Manage Constraints"
Daħħal restrizzjonijiet ta' ħin
Oħloq Limitazzjonijiet Derivati"
Limitazzjonijiet derivati:
- Ħu l-funzjonalità PLL (immoltiplika/bidla fil-fażi)
- Limitazzjonijiet "minn wara" modifika tal-arloġġ
Ikklikkja fuq "Derive Constraints"
- Jimla SDC addizzjonali file
Irrestrinġi l-qsim tad-dominju tal-arloġġ
Assenja Pinnijiet
- Maniġer tar-restrizzjonijiet
- Assenjazzjoni tal-pin permezz ta' tabella
- Assenjazzjoni tal-pin permezz ta' pakkett
Implimenta Disinn
- Disinn ta' post u rotta
- Iċċekkja l-ħin u l-għeluq tal-ħin
(set_false_path fuq id-dominju tal-arloġġ
- Oħloq bitstream
Magħmul
Igawdu l-lonġevità tad-disinn l-ġdid tal-FPGA tiegħek
2022 Microchip Technology Inc. u s-sussidjarji tagħha
Dokumenti / Riżorsi
 |
MICROCHIP Xilinx Spartan 6 Eżample Konverżjoni [pdfGwida għall-Utent Xilinx Spartan 6 Eżample Konverżjoni, Xilinx, Spartan 6 Eżample Konverżjoni, Eżample Konverżjoni |
