MICROCHIP Xilinx Spartan 6 Exampla conversión
Un proveedor líder de soluciones de control integradas inteligentes, conectadas y seguras
Crear proyecto de suite de diseño Libero® SoC
Coloque el script de conversión en el directorio del proyecto ISE®
Python conv_xise_1v0.py -t .xise
Abra Libero SoC Design Suite y ejecute el script TCL creado
El proyecto está creado pero falta:
- IP: BlockRAM, mis_relojes
- Zócalos arquitectónicos: bufón
Continuado
Arquitecturas de destino compatibles para la conversión
- MPFS: SoC PolarFire®
- MPF: Polar Fire FPGA
- M2S: SmartFusion®2
- M2GL: IGLÚ®2
- AGL: IGLÚ
- A3P: ProASIC®3
Los dispositivos IGLOO y ProASIC3 requieren Libero SoC versión 11.9 o anterior
Otras arquitecturas compatibles con la última versión de Libero SoC
Reemplazar PLL y DCM
- Seleccione el catálogo de IP en Libero ® SoC Design Suite
- Cree un circuito de acondicionamiento de reloj (CCC) para las frecuencias requeridas
- Elija la pestaña "Avanzado" para restablecer
Reemplazar búferes de reloj individuales
Los diseños suelen contener buffers de reloj instanciados (BUFG)
- Bibliotecas específicas del proveedor
- Unisim => smartfusion, smartfusion2, polarfire
Cambio de instancias
- BUFG => CLKINT
Documentación: Guía de la biblioteca de macros
- SmartFusion®, IGLOO® y ProASIC®3
- SmartFusion2 y IGLOO2
- PolarFire®
Reemplazar bloque de RAM
- Crear una nueva LSRAM a partir del catálogo de IP
- Configurar LSRAM
Crear cuña
- Tome el mapa de puertos existente del bloque RAM
- Crear nuevo HDL file
- Adaptar el mapa de puertos de la cuña
Crear una instancia de LSRAM en Shim
- Tomar declaración de entidad de IP file
- Conecte los puertos de cuña con la instancia
Actualizar jerarquía de diseño
Haga clic en Construir jerarquía“
Integración de fuentes bajo diseño raíz.
Corregir errores en HDL
Ejecutar síntesis
- Corregir posibles errores tipográficos informados por las herramientas
Restricciones
Haga doble clic en Administrar restricciones“
Introduzca restricciones de tiempo
Crear restricciones derivadas“
Restricciones derivadas:
- Tome la funcionalidad PLL (multiplicación/cambio de fase)
- Restricciones “detrás“ de la modificación del reloj
Haga clic en "Derivar restricciones"
- Completa COSUDE adicional file
Restringir los cruces de dominios de reloj
Asignar pines
- administrador de restricciones
- Asignación de pines mediante tabla
- Asignación de pines mediante paquete
Diseño de implementos
- Diseño de lugar y ruta.
- Verifique el tiempo y cierre el tiempo.
(set_false_path en el dominio del reloj
- Crear flujo de bits
Hecho
Disfrute de la longevidad de su nuevo diseño FPGA
2022 Microchip Technology Inc. y sus subsidiarias
Documentos / Recursos
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MICROCHIP Xilinx Spartan 6 Exampla conversión [pdf] Guía del usuario Xilinx Espartano 6 Example Conversión, Xilinx, Spartan 6 Example Conversión, Exampla conversión |
