MICROCHIP Xilinx Spartan 6 Example Konverzia
Popredný poskytovateľ inteligentných, prepojených a bezpečných integrovaných riadiacich riešení
Vytvorte projekt Libero® SoC Design Suite
Umiestnite konverzný skript do adresára projektu ISE®
python conv_xise_1v0.py -t .xise
Otvorte Libero SoC Design Suite a spustite vytvorený TCL skript
Projekt je vytvorený, ale chýba:
- IP: BlockRAM, moje_hodiny
- Architektonické základné bloky: bufg
Pokračovanie
Podporované cieľové architektúry pre konverziu
- MPFS: PolarFire® SoC
- MPF: PolarFire FPGA
- M2S: SmartFusion®2
- M2GL: IGLOO®2
- AGL: IGLOO
- A3P: ProASIC®3
Zariadenia IGLOO a ProASIC3 vyžadujú Libero SoC verzie 11.9 alebo staršej
Ostatné architektúry podporované v najnovšej verzii Libero SoC
Vymeňte PLL a DCM
- Vyberte katalóg IP v Libero ® SoC Design Suite
- Vytvorte CCC Conditioning Circuit (CCC) pre požadované frekvencie
- Na obnovenie vyberte kartu Rozšírené
Vymeňte jednotlivé vyrovnávacie pamäte hodín
Návrhy často obsahujú inštanciované vyrovnávacie pamäte (BUFG)
- Knižnice špecifické pre dodávateľov
- Unisim => smartfusion, smartfusion2,polarfire
Zmena inštancií
- BUFG => CLKINT
Dokumentácia: Sprievodca knižnicou makier
- SmartFusion®, IGLOO® a ProASIC®3
- SmartFusion2 a IGLOO2
- PolarFire®
Vymeňte blokovú pamäť RAM
- Vytvorte novú LSRAM z katalógu IP
- Nakonfigurujte LSRAM
Vytvorte Shima
- Vezmite existujúcu mapu portu Block RAM
- Vytvorte nový HDL file
- Prispôsobte mapu portu podložky
Instant LSRAM do Shim
- Vezmite vyhlásenie entity z IP file
- Pripojte shim porty s inštanciou
Aktualizujte hierarchiu dizajnu
Kliknite na položku Vytvoriť hierarchiu“
Integrácia zdrojov pod koreňovým dizajnom
Opravte chyby v HDL
Spustite syntézu
- Opravte potenciálne preklepy nahlásené nástrojmi
Obmedzenia
Dvakrát kliknite na Spravovať obmedzenia“
Zadajte časové obmedzenia
Vytvorte odvodené obmedzenia“
Odvodené obmedzenia:
- Prevezmite funkčnosť PLL (viacnásobný/fázový posun)
- Obmedzenia modifikácie hodín „b ehind“.
Kliknite na „Odvodiť obmedzenia“
- Naplní ďalšie SDC file
Obmedzte prechody domén s hodinami
Priradiť piny
- Manažér obmedzení
- Priradenie pinov cez tabuľku
- Priradenie pinu cez balík
Implementovať dizajn
- Návrh miesta a trasy
- Skontrolujte načasovanie a vykonajte uzávierku načasovania
(set_false_path v doméne hodín
- Vytvorte bitový tok
Hotovo
Užite si dlhú životnosť vášho nového dizajnu FPGA
2022 Microchip Technology Inc. a jej dcérske spoločnosti
Dokumenty / zdroje
 |
MICROCHIP Xilinx Spartan 6 Example Konverzia [pdf] Používateľská príručka Xilinx Spartan 6 Example Conversion, Xilinx, Spartan 6 Example Conversion, Prample Konverzia |
