MICROCHIP Xilinx Spartan 6 Example קאָנווערסיאָן

א לידינג שפּייַזער פון סמאַרט, קאָננעקטעד און זיכער עמבעדיד קאָנטראָל סאַלושאַנז

שאַפֿן Libero® SoC Design Suite Project

שטעלן קאַנווערזשאַן-שריפט אין ISE® פּרויעקט וועגווייַזער
פּיטהאָן conv_xise_1v0.py -ט .xise

עפֿן Libero SoC Design Suite און לויפן באשאפן TCL-שריפט

פּראָיעקט איז באשאפן אָבער פעלנדיק:

• IP: BlockRAM, מיין_קלאַקס
• אַרקאַטעקטשעראַל באַזע בלאַקס: bufg

פארבליבן

שטיצט ציל אַרקאַטעקטשערז פֿאַר קאַנווערזשאַן

• MPFS: PolarFire® SoC
• MPF: PolarFire FPGA
• M2S: SmartFusion®2
• M2GL: IGLOO®2
• AGL: IGLOO
• A3P: פּראָאַסיק®3

IGLOO און ProASIC3 דעוויסעס דאַרפן Libero SoC ווערסיע 11.9 אָדער פריער

אנדערע אַרקאַטעקטשערז געשטיצט אין די לעצטע ווערסיע פון ​​​​Libero SoC

פאַרבייַטן PLLs און DCMs

• סעלעקטירן IP קאַטאַלאָג אין Libero ® SoC Design Suite
• שאַפֿן זייגער קאַנדישאַנינג קרייַז (קקק) פֿאַר פארלאנגט פריקוואַנסיז
• קלייַבן אַוואַנסירטע" קוויטל פֿאַר באַשטעטיק

פאַרבייַטן יחיד זייגער באַפערס

דיזיינז אָפט אַנטהאַלטן ינסטאַנטיאַטעד זייגער באַפערז (BUFG)

• פאַרקויפער ספּעציפיש לייברעריז
• Unisim => smartfusion, smartfusion2, polarfire

טוישן פון ינסטאַנטיישאַנז

• BUFG => CLKINT

דאַקיומענטיישאַן: מאַקראָ ביבליאָטעק גייד

• SmartFusion®, IGLOO® און ProASIC®3
• SmartFusion2 און IGLOO2
• PolarFire ®

פאַרבייַטן בלאָק באַראַן

• שאַפֿן נייַע LSRAM פֿון IP קאַטאַלאָג
• קאַנפיגיער LSRAM

שאַפֿן שים

• נעמען די יגזיסטינג פּאָרט מאַפּע פון ​​בלאַק באַראַן
• שאַפֿן אַ נייַע HDL file
• אַדאַפּט פּאָרט מאַפּע פון ​​שים

ינסטאַנטיאַטע LSRAM אין שים

• נעמען ענטיטי דעקלאַראַציע פֿון IP file
• פאַרבינדן שים פּאָרץ מיט בייַשפּיל

דערהייַנטיקן דיזיין כייעראַרקי

דריקט בויען כייעראַרקי"

ינאַגריישאַן פון מקורים אונטער וואָרצל פּלאַן

ריכטיק ערראָרס אין HDL

לויפן סינטעז

• ריכטיק פּאָטענציעל טיפּאָס געמאלדן דורך מכשירים

קאַנסטריינץ

טאָפּל גיט אויפֿפּאַסן קאַנסטריינץ"

אַרייַן טיימינג קאַנסטריינץ

שאַפֿן דערייווד קאַנסטריינץ"

דערייווד קאַנסטריינץ:

• נעמען PLL פאַנגקשאַנאַליטי (מערן / פאַסע יבעררוק)
• קאַנסטריינץ "ב עהינד" זייגער מאָדיפיקאַטיאָן

דריקט אויף "דעריווע קאַנסטריינץ"

• פּאַפּיאַלייץ נאָך SDC file

באַגרענעצן זייגער פעלד קראָסינגז

באַשטימען פּינס

• קאַנסטריינץ פאַרוואַלטער
• שטיפט אַסיינמאַנט דורך טיש
• שטיפט אַסיינמאַנט דורך פּעקל

ינסטרומענט פּלאַן

• אָרט און מאַרשרוט פּלאַן
• טשעק טיימינג און טאָן טיימינג קלאָוזשער
  (סעט_פאַלסע_פּאַט אויף זייגער פעלד
• שאַפֿן ביטסטרים

געטאן
הנאה די לאָנדזשעוואַטי פון דיין נייַע FPGA פּלאַן

2022 מיקראָטשיפּ טעכנאָלאָגיע ינק. און זייַן סאַבסידיעריז

דאָקומענטן / רעסאָורסעס

MICROCHIP Xilinx Spartan 6 Example קאָנווערסיאָן [pdfבאַניצער גייד Xilinx Spartan 6 Example קאָנווערסיאָן, קסילינקס, ספּאַרטאַן 6 עקסample קאַנווערזשאַן, עקסample קאָנווערסיאָן

רעפערענצן

• באַניצער מאַנואַל