MIKROCHIP Xilinx Spartan 6 Example-Konvertierung
Ein führender Anbieter von intelligenten, vernetzten und sicheren eingebetteten Steuerungslösungen
Erstellen Sie ein Libero® SoC Design Suite-Projekt
Konvertierungsskript im ISE®-Projektverzeichnis ablegen
python conv_xise_1v0.py -t .xise
Öffnen Sie die Libero SoC Design Suite und führen Sie das erstellte TCL-Skript aus
Das Projekt wurde erstellt, aber es fehlt:
- IP-Adresse: BlockRAM, meine_Uhren
- Architektonische Grundbausteine: bufg
Fortsetzung
Unterstützte Zielarchitekturen für die Konvertierung
- MPFS: PolarFire®-SoC
- MPF: PolarFire-FPGA
- M2S: SmartFusion®2
- M2GL: IGLU®2
- AGL: IGLU
- A3P: ProASIC®3
IGLOO- und ProASIC3-Geräte erfordern Libero SoC Version 11.9 oder früher
Andere Architekturen, die in der neuesten Version von Libero SoC unterstützt werden
PLLs und DCMs ersetzen
- IP-Katalog in Libero ® SoC Design Suite auswählen
- Erstellen Sie einen Clock Conditioning Circuit (CCC) für die erforderlichen Frequenzen
- Wählen Sie zum Zurücksetzen die Registerkarte „Erweitert“
Ersetzen einzelner Taktpuffer
Designs enthalten oft instantiierte Taktpuffer (BUFG)
- Anbieterspezifische Bibliotheken
- Unisim => smartfusion, smartfusion2, polarfire
Änderung von Instanziierungen
- BUFG => CLKINT
Dokumentation: Handbuch zur Makrobibliothek
- SmartFusion®, IGLOO® und ProASIC®3
- SmartFusion2 und IGLOO2
- PolarFire ®
Block-RAM ersetzen
- Neues LSRAM aus IP-Katalog erstellen
- LSRAM konfigurieren
Shim erstellen
- Vorhandene Portzuordnung des Block-RAM übernehmen
- Neues HDL erstellen file
- Portmap der Shim anpassen
Instanziieren Sie LSRAM in Shim
- Entitätserklärung von IP übernehmen file
- Shim-Ports mit Instanz verbinden
Designhierarchie aktualisieren
Klicken Sie auf „Hierarchie erstellen“
Integration von Quellen unter Root-Design
Korrigieren Sie Fehler in HDL
Synthese ausführen
- Korrigieren Sie potenzielle Tippfehler, die von Tools gemeldet werden.
Einschränkungen
Doppelklicken Sie auf „Einschränkungen verwalten“
Geben Sie zeitliche Einschränkungen ein
Abgeleitete Constraints erstellen“
Abgeleitete Einschränkungen:
- Übernahme der PLL-Funktionalität (Multiplikation/Phasenverschiebung)
- Einschränkungen „hinter“ der Uhrmodifikation
Klicken Sie auf „Einschränkungen ableiten“
- Bestückt zusätzliche SDC file
Beschränken Sie Taktdomänenübergänge
Pins zuweisen
- Einschränkungsmanager
- Pinbelegung über Tabelle
- Pinbelegung über Gehäuse
Implementierungsdesign
- Platz- und Wegegestaltung
- Überprüfen Sie das Timing und führen Sie einen Timing-Abschluss durch
(set_false_path auf der Uhrdomäne
- Bitstream erstellen
Erledigt
Genießen Sie die Langlebigkeit Ihres neuen FPGA-Designs
2022 Microchip Technology Inc. und seine Tochtergesellschaften
Dokumente / Ressourcen
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MIKROCHIP Xilinx Spartan 6 Example-Konvertierung [pdf] Benutzerhandbuch Xilinx Spartan 6 Example-Konvertierung, Xilinx, Spartan 6 Example Konvertierung, Example-Konvertierung |
