MICROCHIP Xilinx Spartan 6 Example Cunversione
Un Fornitore Leader di Soluzioni di Control Integrati Intelligenti, Cunnessi è Sicuri
Crea Libero® SoC Design Suite Project
Mettite u script di cunversione in u cartulare di prughjettu ISE®
python conv_xise_1v0.py -t .xise
Aprite Libero SoC Design Suite è eseguite TCL-script creatu
U prughjettu hè creatu ma manca:
- IP: BlockRAM, my_clocks
- Blocchi di basa architetturali: bughju
Cuntinuò
Architettura di destinazione supportata per a cunversione
- MPFS: SoC PolarFire®
- MPF: PolarFire FPGA
- M2S: SmartFusion®2
- M2GL: IGLOO®2
- AGL: IGLOU
- A3P: ProASIC®3
I dispusitivi IGLOO è ProASIC3 necessitanu Libero SoC versione 11.9 o prima
Altre architetture supportate in l'ultima versione di Libero SoC
Sustituisce i PLL è i DCM
- Selezziunà u catalogu IP in Libero ® SoC Design Suite
- Crea un Clock Conditioning Circuit (CCC) per e frequenze richieste
- Sceglite Avanzate" tab per reset
Sustituisce i buffers di clock individuali
I disinni cuntenenu spessu buffer di clock instantiated (BUFG)
- Biblioteche specifiche di u venditore
- Unisim => smartfusion, smartfusion2,polarfire
Cambiamentu di istanziazioni
- BUFG => CLKINT
Documentazione: Macro Library Guide
- SmartFusion®, IGLOO® è ProASIC®3
- SmartFusion2 è IGLOO2
- PolarFire®
Sustituisci Block RAM
- Crea una nova LSRAM da u catalogu IP
- Configurate LSRAM
Crea Shim
- Pigliate a mappa di u portu esistente di Block RAM
- Crea un novu HDL file
- Adatta a mappa di u portu di shim
Instanziate LSRAM in Shim
- Pigliate a dichjarazione di l'entità da IP file
- Cunnette i porti shim cun esempiu
Aghjurnà a Gerarchia di Design
Cliccate Custruisce Gerarchia "
Integrazione di e fonti sottu u disignu radicali
Corrige l'errori in HDL
Eseguite a sintesi
- Corrige eventuali errori di battitura riportati da i strumenti
Custrizzioni
Doppiu clic nantu à Gestisce i Limiti "
Inserite i limiti di tempu
Crea restrizioni derivate "
Limitazioni derivate:
- Pigliate a funziunalità PLL (multiplicazione / cambiamentu di fase)
- Limitazioni "b ehind" mudificazione di u clock
Cliccate nantu à "Derive Constraints"
- Pupula SDC supplementu file
Limità i passaghji di u duminiu di u clock
Assegna Pins
- Manager di limitazioni
- Assegnazione di pin via tavula
- Assignazione di pin via pacchettu
Implementa Design
- Disegnu di u locu è u percorsu
- Verificate u timing è fate a chjusura di u timing
(set_false_path in u duminiu di u clock
- Crea bitstream
Fattu
Prufittate a longevità di u vostru novu disignu FPGA
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