MICROCHIP Xilinx Spartan 6 Kelample Konversi
Penyedia Solusi Kontrol Tertanam yang Cerdas, Terhubung, dan Aman
Buat Proyek Rangkaian Desain SoC Libero®
Tempatkan skrip konversi ke dalam direktori proyek ISE®
python conv_xise_1v0.py -t .xise
Buka Libero SoC Design Suite dan jalankan skrip TCL yang dibuat
Proyek dibuat tetapi tidak ada:
- AKU P: BlockRAM, jam_saya
- Blok dasar arsitektur: bug
Lanjutan
Arsitektur target yang didukung untuk konversi
- MPFS: SoC PolarFire®
- MPF: FPGA PolarFire
- Bahasa Indonesia: M2S: SmartFusion®2
- M2GL: IGLOO®2
- AGL: RUMAH SALJU BANGSA ESKIMO
- A3P: ProASIC®3
Perangkat IGLOO dan ProASIC3 memerlukan Libero SoC versi 11.9 atau lebih lama
Arsitektur lain yang didukung dalam versi terbaru Libero SoC
Ganti PLL dan DCM
- Pilih katalog IP di Libero ® SoC Design Suite
- Buat Sirkuit Pengkondisian Jam (CCC) untuk frekuensi yang diperlukan
- Pilih tab Lanjutan “untuk mengatur ulang
Ganti Buffer Jam Individual
Desain sering kali berisi buffer jam yang dipakai (BUFG)
- Perpustakaan khusus vendor
- Unisim => smartfusion, smartfusion2,polarfire
Perubahan Instansiasi
- BUFG => CLKINT
Dokumentasi: Panduan Perpustakaan Makro
- SmartFusion®, IGLOO® dan ProASIC®3
- SmartFusion2 dan IGLOO2
- PolarFire®
Ganti Blok RAM
- Buat LSRAM baru dari katalog IP
- Konfigurasikan LSRAM
Buat Shim
- Ambil peta port yang ada dari Block RAM
- Buat HDL baru file
- Sesuaikan peta port shim
Instansiasi LSRAM ke Shim
- Ambil deklarasi entitas dari IP file
- Hubungkan port shim dengan instance
Perbarui Hirarki Desain
Klik Bangun Hirarki “
Integrasi sumber di bawah desain root
Memperbaiki kesalahan dalam HDL
Jalankan sintesis
- Perbaiki potensi kesalahan ketik yang dilaporkan oleh alat
Batasan
Klik dua kali Kelola Batasan “
Masukkan batasan waktu
Buat Batasan Turunan “
Kendala turunan:
- Ambil fungsionalitas PLL (perkalian/pergeseran fase)
- Kendala “dibelakang” modifikasi jam
Klik pada “Dapatkan Batasan”
- Mengisi SDC tambahan file
Batasi penyeberangan domain jam
Tetapkan Pin
- Manajer kendala
- Sematkan tugas melalui tabel
- Pin penetapan melalui paket
Menerapkan Desain
- Desain tempat dan rute
- Periksa timing dan lakukan penutupan timing
(set_false_path pada domain jam
- Buat aliran bit
Selesai
Nikmati umur panjang desain FPGA baru Anda
2022 Microchip Technology Inc. dan anak perusahaannya
Dokumen / Sumber Daya
 |
MICROCHIP Xilinx Spartan 6 Kelample Konversi [Bahasa Indonesia:] Panduan Pengguna Xilinx Spartan 6 Mantanample Konversi, Xilinx, Spartan 6 Example Konversi, Misample Konversi |
