MICROCHIP Xilinx Spartan 6 Examp转换
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创建 Libero® SoC 设计套件项目
将转换脚本放入 ISE® 项目目录
python conv_xise_1v0.py -t .xise
打开 Libero SoC Design Suite 并运行创建的 TCL 脚本
项目已创建但缺失：
- IP地址： BlockRAM，my_clocks
- 建筑基础块： 缓冲区
持续
支持的转换目标架构
- 强积金： PolarFire® SoC
- 强积金： 极地火FPGA
- M2S： SmartFusion®2
- M2GL： 冰屋®2
- AGL： 冰屋
- A3P： ProASIC®3
IGLOO 和 ProASIC3 设备需要 Libero SoC 11.9 或更早版本
最新版本的 Libero SoC 支持的其他架构
替换 PLL 和 DCM
- 在 Libero ® SoC Design Suite 中选择 IP 目录
- 为所需频率创建时钟调节电路 (CCC)
- 选择“高级”选项卡进行重置
替换单个时钟缓冲器
设计通常包含实例化时钟缓冲器 (BUFG)
- 供应商特定库
- Unisim => smartfusion, smartfusion2,polarfire
实例化的改变
- BUFG => 时钟信号
文档：宏库指南
- SmartFusion®、IGLOO® 和 ProASIC®3
- SmartFusion2 和 IGLOO2
- 极地火®
更换块 RAM
- 从 IP 目录创建新的 LSRAM
- 配置LSRAM
创建垫片
- 获取 Block RAM 的现有端口映射
- 创建新的 HDL file
- 适配 shim 的端口映射
将 LSRAM 实例化为 Shim
- 从 IP 获取实体声明 file
- 将 shim 端口与实例连接
更新设计层次
单击构建层次结构“
根设计下的源集成
更正 HDL 中的错误
运行综合
- 更正工具报告的潜在拼写错误
约束
双击管理约束“
输入时序约束
创建派生约束“
派生约束：
- 采用 PLL 功能（倍频/相移）
- 时钟修改“背后”的约束
单击“派生约束”
- 填充额外的 SDC file
约束时钟域交叉
分配引脚
- 约束管理器
- 通过表格分配引脚
- 通过封装进行引脚分配
实施设计
- 布局布线设计
- 检查时序并进行时序收敛
（时钟域上的 set_false_path
- 创建比特流
完毕
享受新 FPGA 设计的长寿
2022 Microchip Technology Inc.及其子公司
文件/资源
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MICROCHIP Xilinx Spartan 6 Examp转换 [pdf] 用户指南 赛灵思 Spartan 6 Examp转换、Xilinx、Spartan 6 Example 转换，Examp转换 |
