MIKROCHIP Xilinx Spartan 6 Example Konwersja
Wiodący dostawca inteligentnych, połączonych i bezpiecznych rozwiązań w zakresie wbudowanego sterowania
Utwórz projekt pakietu Libero® SoC Design Suite
Umieść skrypt konwersji w katalogu projektu ISE®
python conv_xise_1v0.py -t .xise
Otwórz Libero SoC Design Suite i uruchom utworzony skrypt TCL
Projekt został utworzony, ale brakuje:
- Adres IP: BlockRAM, moje_zegary
- Podstawy architektoniczne: buf
Dalszy
Obsługiwane architektury docelowe do konwersji
- MPFS: SoC PolarFire®
- MPF: PolarFire FPGA
- M2S: SmartFusion®2
- M2GL: IGLOO®2
- AGL: IGLOO
- A3P: ProASIC®3
Urządzenia IGLOO i ProASIC3 wymagają Libero SoC w wersji 11.9 lub wcześniejszej
Inne architektury obsługiwane w najnowszej wersji Libero SoC
Wymień PLL i DCM
- Wybierz katalog IP w Libero ® SoC Design Suite
- Utwórz obwód kondycjonowania zegara (CCC) dla wymaganych częstotliwości
- Wybierz zakładkę „Zaawansowane”, aby zresetować
Wymień indywidualne bufory zegara
Projekty często zawierają instancjonowane bufory zegara (BUFG)
- Biblioteki specyficzne dla dostawcy
- Unisim => smartfusion, smartfusion2,polarfire
Zmiana instancji
- BUFG => CLKINT
Dokumentacja: Przewodnik po bibliotece makr
- SmartFusion®, IGLOO® i ProASIC®3
- SmartFusion2 i IGLOO2
- PolarFire®
Wymień blok RAM
- Utwórz nowy LSRAM z katalogu IP
- Skonfiguruj LSRAM
Utwórz Shima
- Weź istniejącą mapę portów Block RAM
- Utwórz nowy HDL file
- Dostosuj mapę portu podkładki
Utwórz instancję LSRAM w podkładce
- Pobierz deklarację jednostki z adresu IP file
- Połącz porty podkładek z instancją
Zaktualizuj hierarchię projektu
Kliknij opcję Buduj hierarchię”
Integracja źródeł w ramach projektu root
Popraw błędy w HDL
Uruchom syntezę
- Popraw potencjalne literówki zgłoszone przez narzędzia
Ograniczenia
Kliknij dwukrotnie Zarządzaj ograniczeniami”
Wprowadź ograniczenia czasowe
Utwórz wiązania pochodne”
Wyprowadzone ograniczenia:
- Skorzystaj z funkcjonalności PLL (mnożenie/przesunięcie fazowe)
- Ograniczenia modyfikacji zegara „za”.
Kliknij „Wyprowadź ograniczenia”
- Wypełnia dodatkowe SDC file
Ogranicz przejścia domen zegara
Przypisz piny
- Menedżer ograniczeń
- Przypisanie pinów poprzez tabelę
- Przypisanie pinów poprzez pakiet
Wdrożyć projekt
- Projekt miejsca i trasy
- Sprawdź czas i wykonaj zamknięcie rozrządu
(set_false_path w domenie zegara
- Utwórz strumień bitów
Zrobione
Ciesz się długowiecznością swojego nowego projektu FPGA
2022 Microchip Technology Inc. i jej spółki zależne
Dokumenty / Zasoby
 |
MIKROCHIP Xilinx Spartan 6 Example Konwersja [plik PDF] Instrukcja użytkownika Xilinx Spartan 6 Example Conversion, Xilinx, Spartan 6 Example Konwersja, npample Konwersja |
