MICROCHIP Xilinx Spartan 6 Exampले रूपान्तरण

स्मार्ट, जडित र सुरक्षित एम्बेडेड नियन्त्रण समाधानहरूको एक अग्रणी प्रदायक

Libero® SoC डिजाइन सुइट परियोजना सिर्जना गर्नुहोस्

ISE® प्रोजेक्ट डाइरेक्टरीमा रूपान्तरण-स्क्रिप्ट राख्नुहोस्
python conv_xise_1v0.py -t xise

Libero SoC Design Suite खोल्नुहोस् र सिर्जना गरिएको TCL-script चलाउनुहोस्

परियोजना सिर्जना गरिएको छ तर हराइरहेको छ:

• IP: BlockRAM, my_clocks
• वास्तु आधार ब्लक: bufg

जारी राख्यो

रूपान्तरणको लागि समर्थित लक्ष्य आर्किटेक्चर

• MPFS: PolarFire® SoC
• MPF: PolarFire FPGA
• M2S: SmartFusion®2
• M2GL: IGLOO®2
• AGL: इग्लू
• A3P: ProASIC®3

IGLOO र ProASIC3 यन्त्रहरूलाई Libero SoC संस्करण 11.9 वा अघिको चाहिन्छ

Libero SoC को नवीनतम संस्करणमा समर्थित अन्य वास्तुकलाहरू

PLL र DCM हरू बदल्नुहोस्

• Libero® SoC डिजाइन सुइटमा आईपी क्याटलग चयन गर्नुहोस्
• आवश्यक आवृत्तिहरूको लागि घडी कन्डिसन सर्किट (CCC) सिर्जना गर्नुहोस्
• रिसेटको लागि उन्नत" ट्याब छान्नुहोस्

व्यक्तिगत घडी बफरहरू बदल्नुहोस्

डिजाइनहरूमा प्रायः तात्कालिक घडी बफरहरू (BUFG) हुन्छन्

• विक्रेता विशिष्ट पुस्तकालयहरू
• Unisim => smartfusion, smartfusion2, polarfire

संस्थापन को परिवर्तन

• BUFG => CLKINT

कागजात: म्याक्रो लाइब्रेरी गाइड

• SmartFusion®, IGLOO® र ProASIC®3
• SmartFusion2 र IGLOO2
• PolarFire ®

ब्लक RAM बदल्नुहोस्

• IP सूचीबाट नयाँ LSRAM सिर्जना गर्नुहोस्
• LSRAM कन्फिगर गर्नुहोस्

शिम सिर्जना गर्नुहोस्

• ब्लक RAM को अवस्थित पोर्ट नक्शा लिनुहोस्
• नयाँ HDL सिर्जना गर्नुहोस् file
• शिमको पोर्ट नक्शा अनुकूलन गर्नुहोस्

शिममा LSRAM लाई इन्स्ट्यान्टिएट गर्नुहोस्

• IP बाट इकाई घोषणा लिनुहोस् file
• उदाहरणका साथ शिम पोर्टहरू जडान गर्नुहोस्

डिजाइन पदानुक्रम अपडेट गर्नुहोस्

बिल्ड हाइरार्की क्लिक गर्नुहोस्"

मूल डिजाइन अन्तर्गत स्रोतहरूको एकीकरण

HDL मा त्रुटिहरू सच्याउनुहोस्

संश्लेषण चलाउनुहोस्

• उपकरणहरू द्वारा रिपोर्ट गरिएका सम्भावित टाइपहरू सही गर्नुहोस्

बाधाहरू

डबल क्लिक गर्नुहोस् अवरोधहरू व्यवस्थापन गर्नुहोस्"

समय बाधाहरू प्रविष्ट गर्नुहोस्

व्युत्पन्न बाधाहरू सिर्जना गर्नुहोस्"

व्युत्पन्न अवरोधहरू:

• PLL कार्यक्षमता लिनुहोस् (गुण/फेज शिफ्ट)
• प्रतिबन्धहरू "b hind" घडी परिमार्जन

"डिराइभ बाधाहरू" मा क्लिक गर्नुहोस्

• थप SDC भरिन्छ file

घडी डोमेन क्रसिङहरू सीमित गर्नुहोस्

पिन तोक्नुहोस्

• अवरोध प्रबन्धक
• तालिका मार्फत असाइनमेन्ट पिन गर्नुहोस्
• प्याकेज मार्फत असाइनमेन्ट पिन गर्नुहोस्

डिजाइन लागू गर्नुहोस्

• स्थान र मार्ग डिजाइन
• समय जाँच गर्नुहोस् र समय बन्द गर्नुहोस्
  (सेट_false_path घडी डोमेनमा
• बिटस्ट्रीम सिर्जना गर्नुहोस्

सकियो
तपाईंको नयाँ FPGA डिजाइनको दीर्घायुको आनन्द लिनुहोस्

2022 माइक्रोचिप टेक्नोलोजी इंक र यसका सहायक कम्पनीहरू

कागजातहरू / स्रोतहरू

MICROCHIP Xilinx Spartan 6 Exampले रूपान्तरण [pdf] प्रयोगकर्ता गाइड Xilinx Spartan 6 Exampले रूपान्तरण, Xilinx, Spartan 6 पूर्वampले रूपान्तरण, पूर्वampले रूपान्तरण

सन्दर्भहरू

• प्रयोगकर्ता पुस्तिका