MICROCHIP Xilinx Spartan 6 Exampl Konversi
Panyedhiya Utama Solusi Kontrol Tertanam sing Cerdas, Nyambung lan Aman
Gawe Proyek Desain Suite Libero® SoC
Selehake skrip konversi menyang direktori proyek ISE®
python conv_xise_1v0.py -t .xise
Bukak Libero SoC Design Suite lan mbukak digawe TCL-skrip
Proyek digawe nanging ora ana:
- IP: BlockRAM, jam_ku
- Blok basis arsitektur: bufg
Terus
Arsitektur target sing didhukung kanggo konversi
- MPFS: PolarFire® SoC
- MPF: PolarFire FPGA
- M2S: SmartFusion®2
- M2GL: IGLOO®2
- AGL: IGLOO
- A3P: ProASIC®3
Piranti IGLOO lan ProASIC3 mbutuhake Libero SoC versi 11.9 utawa sadurungé
Arsitektur liyane sing didhukung ing versi paling anyar saka Libero SoC
Ganti PLL lan DCM
- Pilih katalog IP ing Libero ® SoC Design Suite
- Nggawe Clock Conditioning Circuit (CCC) kanggo frekuensi sing dibutuhake
- Pilih tab Advanced" kanggo ngreset
Ganti Buffer Jam Individu
Desain asring ngemot buffer jam instan (BUFG)
- Pustaka khusus vendor
- Unisim => smartfusion, smartfusion2,polarfire
Owah-owahan instantiations
- BUFG => CLKINT
Dokumentasi: Panduan Pustaka Makro
- SmartFusion®, IGLOO® lan ProASIC®3
- SmartFusion2 lan IGLOO2
- PolarFire ®
Ganti Blok RAM
- Nggawe LSRAM anyar saka katalog IP
- Konfigurasi LSRAM
Nggawe Shim
- Njupuk peta port ana Block RAM
- Nggawe HDL anyar file
- Adaptasi peta port shim
Instantiate LSRAM menyang Shim
- Njupuk deklarasi entitas saka IP file
- Sambungake port shim karo conto
Nganyari Hierarki Desain
Klik Build Hierarchy"
Integrasi sumber ing desain ROOT
Mbenerake kesalahan ing HDL
Run sintesis
- Typos potensial sing bener sing dilapurake dening alat
Watesan
Klik kaping pindho Manage Constraints"
Ketik watesan wektu
Nggawe Watesan Asal-Usul"
Batasan sing diturunake:
- Njupuk fungsi PLL (multiply/phase shift)
- Watesan "b ehind" modifikasi jam
Klik ing "Derive Constraints"
- Populates SDC tambahan file
Watesi nyebrang domain jam
Nemtokake Pin
- Manajer watesan
- Pin assignment liwat meja
- Pin assignment liwat paket
Ngleksanakake Desain
- Desain panggonan lan rute
- Priksa wektu lan nindakake penutupan wektu
(set_false_path ing domain jam
- Nggawe bitstream
rampung
Seneng umur dawa desain FPGA anyar
2022 Microchip Technology Inc lan anak perusahaan
Dokumen / Sumber Daya
 |
MICROCHIP Xilinx Spartan 6 Exampl Konversi [pdf] Pandhuan pangguna Xilinx Spartan 6 ExampKonversi, Xilinx, Spartan 6 Example Konversi, Exampl Konversi |
