MICROCHIP Xilinx Spartan 6 Example Пераўтварэнне
Вядучы пастаўшчык разумных, звязаных і бяспечных убудаваных рашэнняў кіравання
Стварыце праект Libero® SoC Design Suite
Змясціце скрыпт пераўтварэння ў каталог праекта ISE®
python conv_xise_1v0.py -t .xise
Адкрыйце Libero SoC Design Suite і запусціце створаны TCL-скрыпт
Праект створаны, але адсутнічае:
- IP: BlockRAM, my_clocks
- Архітэктурныя асновы-блокі: памылка
Працяг
Падтрымліваюцца мэтавыя архітэктуры для пераўтварэння
- MPFS: SoC PolarFire®
- MPF: PolarFire FPGA
- M2S: SmartFusion®2
- M2GL: IGLOO®2
- AGL: ІГЛУ
- A3P: ProASIC®3
Для прылад IGLOO і ProASIC3 патрабуецца Libero SoC версіі 11.9 або больш ранняй
Іншыя архітэктуры падтрымліваюцца ў апошняй версіі Libero SoC
Заменіце PLL і DCM
- Выберыце IP-каталог у Libero ® SoC Design Suite
- Стварыце схему кандыцыянавання гадзінніка (CCC) для неабходных частот
- Абярыце ўкладку «Дадаткова» для скіду
Заменіце асобныя буферы гадзінніка
Канструкцыі часта ўтрымліваюць створаныя буферы тактавага сігналу (BUFG)
- Спецыфічныя бібліятэкі пастаўшчыка
- Unisim => smartfusion, smartfusion2,polarfire
Змена асобнікаў
- BUFG => CLKINT
Дакументацыя: Кіраўніцтва па бібліятэцы макрасаў
- SmartFusion®, IGLOO® і ProASIC®3
- SmartFusion2 і IGLOO2
- PolarFire ®
Замяніць блок аператыўнай памяці
- Стварыце новы LSRAM з каталога IP
- Наладзьце LSRAM
Стварыце Shim
- Вазьміце існуючую карту партоў Block RAM
- Стварыце новы HDL file
- Адаптуйце карту порта шыма
Стварыце асобнік LSRAM у Shim
- Вазьміце дэкларацыю сутнасці з IP file
- Падключыце парты акладкі да асобніка
Абнавіць іерархію дызайну
Націсніце "Пабудаваць іерархію"
Інтэграцыя крыніц пад root-дызайн
Выправіць памылкі ў HDL
Запусціць сінтэз
- Выпраўце магчымыя памылкі друку, пра якія паведамляюць інструменты
Абмежаванні
Двойчы пстрыкніце "Кіраванне абмежаваннямі"
Увядзіце абмежаванні па часе
Стварыць вытворныя абмежаванні"
Вытворныя абмежаванні:
- Вазьміце функцыянальнасць PLL (множанне/фазавы зрух)
- Абмежаванні «б за» мадыфікацыяй гадзінніка
Націсніце «Вывесці абмежаванні»
- Запаўняе дадатковы SDC file
Абмежаваць пераходы даменаў гадзінніка
Прызначыць шпількі
- Менеджэр абмежаванняў
- Прызначэнне штыфта праз табліцу
- Прызначэнне PIN-кода праз пакет
Рэалізаваць дызайн
- Праектаванне месца і маршруту
- Праверце тэрміны і закрыйце тэрміны
(set_false_path у дамене гадзінніка
- Стварыць бітавы паток
Гатова
Атрымлівайце асалоду ад даўгавечнасці вашай новай канструкцыі FPGA
2022 Microchip Technology Inc. і яе даччыныя кампаніі
Дакументы / Рэсурсы
 |
MICROCHIP Xilinx Spartan 6 Example Пераўтварэнне [pdfКіраўніцтва карыстальніка Xilinx Spartan 6 Example Conversion, Xilinx, Spartan 6 Example Conversion, Example Пераўтварэнне |
