MICROCHIP Xilinx Spartan 6 Cthample Penukaran
Penyedia Utama Penyelesaian Kawalan Terbenam Pintar, Terhubung dan Selamat
Cipta Projek Suite Reka Bentuk SoC Libero®
Letakkan skrip penukaran ke dalam direktori projek ISE®
python conv_xise_1v0.py -t .xise
Buka Libero SoC Design Suite dan jalankan skrip TCL yang dibuat
Projek dibuat tetapi tiada:
- IP: BlockRAM, my_clock
- Blok asas seni bina: bufg
Bersambung
Seni bina sasaran yang disokong untuk penukaran
- MPFS: SoC PolarFire®
- MPF: FPGA PolarFire
- M2S: SmartFusion®2
- M2GL: IGLOO®2
- AGL: IGLOO
- A3P: ProASIC®3
Peranti IGLOO dan ProASIC3 memerlukan Libero SoC versi 11.9 atau lebih awal
Seni bina lain yang disokong dalam versi terkini Libero SoC
Gantikan PLL dan DCM
- Pilih katalog IP dalam Libero ® SoC Design Suite
- Cipta Litar Penyaman Jam (CCC) untuk frekuensi yang diperlukan
- Pilih tab Advanced“ untuk menetapkan semula
Gantikan Penampan Jam Individu
Reka bentuk selalunya mengandungi penimbal jam segera (BUFG)
- Perpustakaan khusus vendor
- Unisim => smartfusion, smartfusion2,polarfire
Perubahan instantiasi
- BUFG => CLKINT
Dokumentasi: Panduan Perpustakaan Makro
- SmartFusion®, IGLOO® dan ProASIC®3
- SmartFusion2 dan IGLOO2
- PolarFire ®
Gantikan Blok RAM
- Cipta LSRAM baharu daripada katalog IP
- Konfigurasikan LSRAM
Buat Shim
- Ambil peta port sedia ada Blok RAM
- Cipta HDL baharu file
- Sesuaikan peta pelabuhan shim
Segerakkan LSRAM ke dalam Shim
- Ambil pengisytiharan entiti daripada IP file
- Sambungkan port shim dengan contoh
Kemas kini Hierarki Reka Bentuk
Klik Bina Hierarki“
Penyepaduan sumber di bawah reka bentuk akar
Betulkan ralat dalam HDL
Jalankan sintesis
- Betulkan potensi kesilapan yang dilaporkan oleh alatan
Kekangan
Klik dua kali Urus Kekangan“
Masukkan kekangan masa
Buat Kekangan Terbitan"
Kekangan terbitan:
- Ambil kefungsian PLL (darab/anjakan fasa)
- Kekangan pengubahsuaian jam "b ehind".
Klik pada "Terbitkan Kekangan"
- Mengisi SDC tambahan file
Mengekang lintasan domain jam
Tetapkan Pin
- Pengurus kekangan
- Pin tugasan melalui jadual
- Pin tugasan melalui pakej
Melaksanakan Reka Bentuk
- Reka bentuk tempat dan laluan
- Semak masa dan lakukan penutupan masa
(set_false_path pada domain jam
- Cipta aliran bit
Selesai
Nikmati jangka hayat reka bentuk FPGA baharu anda
2022 Microchip Technology Inc. dan anak syarikatnya
Dokumen / Sumber
 |
MICROCHIP Xilinx Spartan 6 Cthample Penukaran [pdf] Panduan Pengguna Xilinx Spartan 6 Cthample Penukaran, Xilinx, Spartan 6 Cthample Penukaran, Cthample Penukaran |
