MICROCHIP Xilinx Spartan 6 Example Перетворення
Провідний постачальник інтелектуальних, підключених і безпечних рішень для вбудованого керування
Створіть проект Libero® SoC Design Suite
Розмістіть сценарій перетворення в каталог проекту ISE®
python conv_xise_1v0.py -t .xise
Відкрийте Libero SoC Design Suite і запустіть створений TCL-скрипт
Проект створено, але відсутні:
- IP: BlockRAM, my_clocks
- Архітектурні основи-блоки: помилка
Продовження
Підтримувані цільові архітектури для перетворення
- MPFS: SoC PolarFire®
- MPF: PolarFire FPGA
- M2S: SmartFusion®2
- M2GL: IGLOO®2
- AGL: ІГЛУ
- A3P: ProASIC®3
Пристрої IGLOO та ProASIC3 потребують Libero SoC версії 11.9 або ранішої
Інші архітектури підтримуються в останній версії Libero SoC
Замініть PLL і DCM
- Виберіть IP-каталог у Libero ® SoC Design Suite
- Створіть схему налаштування годинника (CCC) для необхідних частот
- Виберіть вкладку «Додатково» для скидання
Замініть окремі буфери синхронізації
Конструкції часто містять екземпляри тактових буферів (BUFG)
- Спеціальні бібліотеки постачальника
- Unisim => smartfusion, smartfusion2, polarfire
Зміна екземплярів
- BUFG => CLKINT
Документація: посібник із бібліотеки макросів
- SmartFusion®, IGLOO® і ProASIC®3
- SmartFusion2 та IGLOO2
- PolarFire ®
Замінити блок RAM
- Створіть новий LSRAM з каталогу IP
- Налаштувати LSRAM
Створіть Shim
- Візьміть існуючу карту портів Block RAM
- Створіть новий HDL file
- Адаптувати карту портів прокладки
Створення екземпляра LSRAM у Shim
- Візьміть декларацію об’єкта з IP file
- Підключіть порти прокладки до екземпляра
Оновити ієрархію дизайну
Натисніть Побудувати ієрархію"
Інтеграція джерел під кореневий дизайн
Виправте помилки в HDL
Запустити синтез
- Виправте потенційні помилки, повідомлені інструментами
обмеження
Двічі клацніть «Керувати обмеженнями»
Введіть часові обмеження
Створення похідних обмежень"
Похідні обмеження:
- Візьміть функціональність PLL (множення/фазовий зсув)
- Обмеження «за» модифікацією годинника
Натисніть «Отримати обмеження»
- Заповнює додатковий SDC file
Обмежити перетини доменів годинника
Призначити шпильки
- Менеджер обмежень
- Призначення пінів через таблицю
- Призначення PIN-коду через пакет
Впровадити дизайн
- Проект місця та маршруту
- Перевірте хронометраж і виконайте його закриття
(set_false_path у домені годинника
- Створити бітовий потік
Готово
Насолоджуйтеся довговічністю вашої нової конструкції FPGA
2022 Microchip Technology Inc. та її дочірні компанії
Документи / Ресурси
 |
MICROCHIP Xilinx Spartan 6 Example Перетворення [pdfПосібник користувача Xilinx Spartan 6 Example Conversion, Xilinx, Spartan 6 Example Conversion, Прample Перетворення |
