MIKROKIIP Xilinx Spartan 6 Example Konversioon
Juhtiv nutikate, ühendatud ja turvaliste sisseehitatud juhtimislahenduste pakkuja
Looge Libero® SoC Design Suite'i projekt
Asetage konverteerimisskript ISE® projektikataloogi
python conv_xise_1v0.py -t .xise
Avage Libero SoC Design Suite ja käivitage loodud TCL-skript
Projekt on loodud, kuid puudub:
- IP: BlockRAM, minu_kellad
- Arhitektuursed alusplokid: bufg
Jätkub
Toetatud sihtarhitektuurid teisendamiseks
- MPFS: PolarFire® SoC
- MPF: PolarFire FPGA
- M2S: SmartFusion®2
- M2GL: IGLOO®2
- AGL: IGLOO
- A3P: ProASIC®3
IGLOO ja ProASIC3 seadmed nõuavad Libero SoC versiooni 11.9 või varasemat
Libero SoC uusimas versioonis toetatud muud arhitektuurid
Asendage PLL-id ja DCM-id
- Valige Libero ® SoC Design Suite'is IP-kataloog
- Looge vajalike sageduste jaoks CCC (Clock Conditioning Circuit).
- Valige lähtestamiseks vahekaart Täpsemalt
Asendage üksikud kellapuhvrid
Disainid sisaldavad sageli instantseeritud kellapuhvreid (BUFG)
- Tarnijapõhised raamatukogud
- Unisim => smartfusion, smartfusion2, polarfire
Esinemiste muutmine
- BUFG => CLKINT
Dokumentatsioon: Macro Library Guide
- SmartFusion®, IGLOO® ja ProASIC®3
- SmartFusion2 ja IGLOO2
- PolarFire ®
Asenda Block RAM
- Looge IP-kataloogist uus LSRAM
- Seadistage LSRAM
Loo Shim
- Võtke Block RAM-i olemasolev pordikaart
- Looge uus HDL file
- Kohandage vahekaardi pordikaarti
Instantseerige LSRAM-i Shim
- Võtke olemi deklaratsioon IP-st file
- Ühendage vaheplaadi pordid eksemplariga
Värskendage disainihierarhiat
Klõpsake nuppu Ehita hierarhia"
Allikate integreerimine juurkujunduse alla
Parandage HDL-i vead
Käivitage süntees
- Parandage tööriistade teatatud võimalikud kirjavead
Piirangud
Topeltklõpsake nuppu Halda piiranguid"
Sisestage ajapiirangud
Loo tuletatud piirangud"
Tuletatud piirangud:
- Kasutage PLL-i funktsiooni (korrutamine / faasinihe)
- Piirangud "b taga" kella muutmine
Klõpsake nuppu "Tuleta piirangud"
- Täidab täiendava SDC-d file
Piirake kella domeeni ristamist
Määra nööpnõelad
- Piirangute haldur
- Kinnitage määramine tabeli kaudu
- Kinnitage määramine paketi kaudu
Rakenda disain
- Koha ja marsruudi kujundamine
- Kontrollige ajastust ja sulgege ajastus
(set_false_path kella domeenil
- Loo bitivoog
Valmis
Nautige oma uue FPGA disaini pikaealisust
2022 Microchip Technology Inc. ja selle tütarettevõtted
Dokumendid / Ressursid
 |
MIKROKIIP Xilinx Spartan 6 Example Konversioon [pdfKasutusjuhend Xilinx Spartan 6 Example Conversion, Xilinx, Spartan 6 Example Conversion, ntample Konversioon |
