माइक्रोचिप Xilinx स्पार्टन 6 Exampले रूपांतरण
स्मार्ट, कनेक्टेड और सुरक्षित एंबेडेड कंट्रोल सॉल्यूशंस का एक अग्रणी प्रदाता
Libero® SoC Design Suite प्रोजेक्ट बनाएं
ISE® परियोजना निर्देशिका में रूपांतरण-स्क्रिप्ट रखें
अजगर conv_xise_1v0.py -t .xise
Libero SoC Design Suite खोलें और निर्मित TCL-स्क्रिप्ट चलाएँ
प्रोजेक्ट बनाया गया लेकिन गायब है:
- आईपी: ब्लॉकरैम, my_घड़ियों
- वास्तु आधार-ब्लॉक: bufg
निरंतर
रूपांतरण के लिए समर्थित लक्ष्य आर्किटेक्चर
- एमपीएफएस: पोलरफायर® एसओसी
- एमपीएफ: पोलरफायर एफपीजीए
- एम2एस: स्मार्टफ्यूजन®2
- एम2जीएल: इग्लू®2
- एजीएल: इग्लू
- ए3पी: प्रोएएसआईसी®3
IGLOO और ProASIC3 उपकरणों के लिए Libero SoC संस्करण 11.9 या पहले के संस्करण की आवश्यकता होती है
लिबरो एसओसी के नवीनतम संस्करण में समर्थित अन्य आर्किटेक्चर
PLL और DCM को बदलें
- Libero® SoC Design Suite में आईपी कैटलॉग का चयन करें
- आवश्यक आवृत्तियों के लिए क्लॉक कंडीशनिंग सर्किट (सीसीसी) बनाएं
- रीसेट के लिए उन्नत "टैब चुनें
व्यक्तिगत क्लॉक बफ़र्स बदलें
डिज़ाइन में अक्सर तत्काल घड़ी बफ़र्स (BUFG) होते हैं
- विक्रेता विशिष्ट पुस्तकालय
- यूनिसिम => स्मार्टफ्यूजन, स्मार्टफ्यूजन2, पोलरफायर
तात्कालिकता में परिवर्तन
- बीयूएफजी => CLKINT
दस्तावेज़ीकरण: मैक्रो लाइब्रेरी गाइड
- SmartFusion®, IGLOO® और ProASIC®3
- स्मार्टफ्यूजन2 और IGLOO2
- पोलरफायर®
ब्लॉक रैम को बदलें
- IP कैटलॉग से नया LSRAM बनाएं
- एलएसआरएएम को कॉन्फ़िगर करें
शिम बनाएँ
- ब्लॉक रैम का मौजूदा पोर्ट मैप लें
- नया एचडीएल बनाएं file
- शिम के एडाप्ट पोर्ट मैप
शिम में एलएसआरएएम को तत्काल करें
- आईपी से इकाई घोषणा लें file
- उदाहरण के साथ शिम पोर्ट कनेक्ट करें
अद्यतन डिजाइन पदानुक्रम
बिल्ड पदानुक्रम पर क्लिक करें"
रूट डिजाइन के तहत स्रोतों का एकीकरण
एचडीएल में त्रुटियों को ठीक करें
संश्लेषण चलाएँ
- टूल द्वारा रिपोर्ट की गई संभावित टाइपो को ठीक करें
प्रतिबंध
बाधाओं को प्रबंधित करें पर डबल क्लिक करें"
समय की कमी दर्ज करें
व्युत्पन्न प्रतिबन्ध बनाएँ"
व्युत्पन्न बाधाएं:
- पीएलएल कार्यक्षमता लें (गुणा/चरण बदलाव)
- बाधा "बी पीछे" घड़ी संशोधन
"व्युत्पन्न प्रतिबंध" पर क्लिक करें
- अतिरिक्त एसडीसी पॉप्युलेट करता है file
क्लॉक डोमेन क्रॉसिंग को प्रतिबंधित करें
पिन असाइन करें
- प्रतिबंध प्रबंधक
- तालिका के माध्यम से पिन असाइनमेंट
- पैकेज के माध्यम से पिन असाइनमेंट
डिजाइन लागू करें
- स्थान और मार्ग डिजाइन
- टाइमिंग चेक करें और टाइमिंग क्लोजर करें
(घड़ी डोमेन पर set_false_path
- बिटस्ट्रीम बनाएं
हो गया
अपने नए एफपीजीए डिजाइन की दीर्घायु का आनंद लें
2022 माइक्रोचिप टेक्नोलॉजी इंक और इसकी सहायक कंपनियां
दस्तावेज़ / संसाधन
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माइक्रोचिप Xilinx स्पार्टन 6 Exampले रूपांतरण [पीडीएफ] उपयोगकर्ता गाइड Xilinx संयमी 6 पूर्वampले रूपांतरण, Xilinx, संयमी 6 पूर्वampले रूपांतरण, पूर्वampले रूपांतरण |
