MICROCHIP Xilinx Spartan 6 Example ការបម្លែង

ជាអ្នកផ្តល់សេវាឈានមុខគេនៃដំណោះស្រាយត្រួតពិនិត្យបង្កប់ដោយឆ្លាតវៃ ភ្ជាប់ និងសុវត្ថិភាព

បង្កើតគម្រោង Libero® SoC Design Suite

ដាក់ការបម្លែង-ស្គ្រីបទៅក្នុងថតគម្រោង ISE®
python conv_xise_1v0.py -t .xise

បើក Libero SoC Design Suite ហើយដំណើរការ TCL-script ដែលបានបង្កើត

គម្រោងត្រូវបានបង្កើត ប៉ុន្តែបាត់៖

• IP៖ BlockRAM, my_clocks
• ប្លុកមូលដ្ឋានស្ថាបត្យកម្ម៖ bufg

បន្ត

ស្ថាបត្យកម្មគោលដៅដែលបានគាំទ្រសម្រាប់ការបំប្លែង

• MPFS៖ PolarFire® SoC
• MPF៖ PolarFire FPGA
• M2S៖ SmartFusion® ២
• M2GL៖ IGLOO®2
• AGL៖ IGLOO
• A3P៖ ProASIC® ៣

ឧបករណ៍ IGLOO និង ProASIC3 ទាមទារ Libero SoC កំណែ 11.9 ឬមុននេះ។

ស្ថាបត្យកម្មផ្សេងទៀតត្រូវបានគាំទ្រនៅក្នុងកំណែចុងក្រោយបំផុតនៃ Libero SoC

ជំនួស PLLs និង DCMs

• ជ្រើសរើសកាតាឡុក IP នៅក្នុង Libero ® SoC Design Suite
• បង្កើត Clock Conditioning Circuit (CCC) សម្រាប់ប្រេកង់ដែលត្រូវការ
• ជ្រើសរើសផ្ទាំង "កម្រិតខ្ពស់" សម្រាប់កំណត់ឡើងវិញ

ជំនួស​បណ្តុំ​នាឡិកា​បុគ្គល

ការរចនាជាញឹកញាប់មានបណ្តុំនាឡិកាភ្លាមៗ (BUFG)

• បណ្ណាល័យជាក់លាក់របស់អ្នកលក់
• Unisim => smartfusion, smartfusion2,polarfire

ការផ្លាស់ប្តូរការបំផុសគំនិត

• BUFG => CLKINT

ឯកសារ៖ មគ្គុទ្ទេសក៍បណ្ណាល័យម៉ាក្រូ

• SmartFusion®, IGLOO® និង ProASIC®3
• SmartFusion2 និង IGLOO2
• PolarFire ®

ជំនួសប្លុក RAM

• បង្កើត LSRAM ថ្មីពីកាតាឡុក IP
• កំណត់រចនាសម្ព័ន្ធ LSRAM

បង្កើតស៊ីម

• យកផែនទីច្រកដែលមានស្រាប់នៃ Block RAM
• បង្កើត HDL ថ្មី។ file
• សម្រួលផែនទីច្រករបស់ស៊ីម

បញ្ចូល LSRAM ទៅក្នុង Shim

• ទទួលយកការប្រកាសអង្គភាពពី IP file
• ភ្ជាប់ច្រក shim ជាមួយឧទាហរណ៍

ធ្វើបច្ចុប្បន្នភាពឋានានុក្រមរចនា

ចុច Build Hierarchy"

ការរួមបញ្ចូលប្រភពនៅក្រោមការរចនាឫស

កែកំហុសក្នុង HDL

ដំណើរការសំយោគ

• កែតម្រូវកំហុសដែលមានសក្តានុពលដែលត្រូវបានរាយការណ៍ដោយឧបករណ៍

ឧបសគ្គ

ចុចពីរដង គ្រប់គ្រងឧបសគ្គ"

បញ្ចូលដែនកំណត់ពេលវេលា

បង្កើត​ឧបសគ្គ​ដែល​បាន​មក​»

ឧបសគ្គដែលទទួលបាន៖

• យកមុខងារ PLL (ការផ្លាស់ប្តូរច្រើន/ដំណាក់កាល)
• ឧបសគ្គ "b ehind" ការកែប្រែនាឡិកា

ចុច​លើ “Derive Constraints”

• បញ្ចូល SDC បន្ថែម file

រឹតបន្តឹងការឆ្លងកាត់ដែននាឡិកា

កំណត់ម្ជុល

• អ្នកគ្រប់គ្រងឧបសគ្គ
• ខ្ទាស់កិច្ចការតាមរយៈតារាង
• ខ្ទាស់កិច្ចការតាមរយៈកញ្ចប់

អនុវត្តការរចនា

• ការរចនាទីតាំងនិងផ្លូវ
• ពិនិត្យពេលវេលា និងបិទពេលវេលា
  (set_false_path នៅលើដែននាឡិកា
• បង្កើតស្ទ្រីមប៊ីត

រួចរាល់
សូមរីករាយជាមួយភាពជាប់បានយូរនៃការរចនា FPGA ថ្មីរបស់អ្នក។

2022 Microchip Technology Inc. និងក្រុមហ៊ុនបុត្រសម្ព័ន្ធរបស់ខ្លួន។

ឯកសារ/ធនធាន

MICROCHIP Xilinx Spartan 6 Example ការបម្លែង [pdf] ការណែនាំអ្នកប្រើប្រាស់ Xilinx Spartan 6 Example Conversion, Xilinx, Spartan 6 Example ការបម្លែង, ឧample ការបម្លែង

ឯកសារយោង

• សៀវភៅណែនាំអ្នកប្រើប្រាស់