MICROCHIP Xilinx Spartan 6 Example Conversion
Vodeći dobavljač pametnih, povezanih i sigurnih ugrađenih kontrolnih rješenja
Kreirajte Libero® SoC Design Suite projekat
Postavite konverzijski skript u ISE® projektni direktorij
python conv_xise_1v0.py -t .xise
Otvorite Libero SoC Design Suite i pokrenite kreiranu TCL-skriptu
Projekat je kreiran, ali nedostaje:
- IP: BlockRAM, my_clocks
- Arhitektonski osnovni blokovi: bufg
Nastavljeno
Podržane ciljne arhitekture za konverziju
- MPFS: PolarFire® SoC
- MPF: PolarFire FPGA
- M2S: SmartFusion®2
- M2GL: IGLOO®2
- AGL: IGLOO
- A3P: ProASIC®3
IGLOO i ProASIC3 uređaji zahtijevaju Libero SoC verziju 11.9 ili stariju
Ostale arhitekture podržane u najnovijoj verziji Libero SoC-a
Zamijenite PLL-ove i DCM-ove
- Odaberite IP katalog u Libero ® SoC Design Suite
- Kreirajte krug za kondicioniranje sata (CCC) za potrebne frekvencije
- Odaberite karticu Napredno“ za resetiranje
Zamijenite pojedinačne bafere sata
Dizajni često sadrže instancirane bafere takta (BUFG)
- Biblioteke specifične za dobavljača
- Unisim => smartfusion, smartfusion2,polarfire
Promjena instancija
- BUFG => CLKINT
Dokumentacija: Vodič za makro biblioteku
- SmartFusion®, IGLOO® i ProASIC®3
- SmartFusion2 i IGLOO2
- PolarFire ®
Zamijenite blok RAM
- Kreirajte novi LSRAM iz IP kataloga
- Konfigurišite LSRAM
Create Shim
- Uzmite postojeću mapu portova Block RAM-a
- Kreirajte novi HDL file
- Prilagodite mapu luke podložne ploče
Instancirajte LSRAM u Shim
- Uzmi deklaraciju entiteta sa IP-a file
- Povežite portove podloške s instancom
Ažurirajte hijerarhiju dizajna
Kliknite Izgradi hijerarhiju“
Integracija izvora pod root dizajnom
Ispravite greške u HDL-u
Pokreni sintezu
- Ispravite potencijalne greške u kucanju koje su prijavili alati
Ograničenja
Dvaput kliknite Upravljanje ograničenjima“
Unesite vremenska ograničenja
Kreirajte izvedena ograničenja“
Izvedena ograničenja:
- Uzmi PLL funkcionalnost (višestruko/fazni pomak)
- Ograničenja „b ehind“ modifikacije sata
Kliknite na "Izvođenje ograničenja"
- Popunjava dodatni SDC file
Ograničite ukrštanje domena sata
Assign Pins
- Upravitelj ograničenja
- Dodjela pinova preko tabele
- Dodjela pinova putem paketa
Implement Design
- Dizajn mjesta i rute
- Provjerite tajming i izvršite zatvaranje vremena
(set_false_path na domeni sata
- Kreirajte bitstream
Gotovo
Uživajte u dugovečnosti vašeg novog FPGA dizajna
2022 Microchip Technology Inc. i njegove podružnice
Dokumenti / Resursi
 |
MICROCHIP Xilinx Spartan 6 Example Conversion [pdf] Korisnički priručnik Xilinx Spartan 6 Example Conversion, Xilinx, Spartan 6 Example Conversion, Example Conversion |
