MICROCHIP Xilinx Spartan 6 Example Conversione
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Crea il progetto SoC Design Suite di Libero®
Posiziona lo script di conversione nella directory del progetto ISE®
python conv_xise_1v0.py -t .xise
Apri Libero SoC Design Suite ed esegui lo script TCL creato
Il progetto è stato creato ma manca:
- Indirizzo IP: BlockRAM, my_clocks
- Blocchi di base architettonici: bugg
Continua
Architetture di destinazione supportate per la conversione
- MPFS: SoC PolarFire®
- MPF: FPGA PolarFire
- M2S: SmartFusion®2
- M2GL: IGLOO®2
- AGL: IGLOO
- A3P: ProASIC®3
I dispositivi IGLOO e ProASIC3 richiedono Libero SoC versione 11.9 o precedente
Altre architetture supportate nell'ultima versione di Libero SoC
Sostituire PLL e DCM
- Selezionare il catalogo IP in Libero ® SoC Design Suite
- Crea un circuito di condizionamento dell'orologio (CCC) per le frequenze richieste
- Scegli la scheda "Avanzate" per il ripristino
Sostituisci i singoli buffer di clock
I progetti spesso contengono buffer di clock istanziati (BUFG)
- Librerie specifiche del fornitore
- Unisim => smartfusion, smartfusion2,polarfire
Modifica delle istanze
- BUFG => CLKINT
Documentazione: Guida alla libreria delle macro
- SmartFusion®, IGLOO® e ProASIC®3
- SmartFusion2 e IGLOO2
- PolarFire®
Sostituisci blocco RAM
- Crea nuova LSRAM dal catalogo IP
- Configura LSRAM
Crea spessore
- Prendi la mappa delle porte esistente di Block RAM
- Crea un nuovo HDL file
- Adatta la mappa delle porte dello shim
Crea un'istanza di LSRAM in Shim
- Prendi la dichiarazione dell'entità dall'IP file
- Connetti le porte shim con l'istanza
Aggiorna gerarchia di progettazione
Fai clic su Crea gerarchia“
Integrazione di sorgenti sotto root design
Correggere gli errori in HDL
Eseguire la sintesi
- Correggi i potenziali errori di battitura segnalati dagli strumenti
Vincoli
Fare doppio clic su Gestisci vincoli“
Immettere vincoli di temporizzazione
Creare vincoli derivati"
Vincoli derivati:
- Funzionalità Take PLL (moltiplicazione/spostamento di fase)
- Vincoli “dietro” alla modifica dell'orologio
Fare clic su "Deriva vincoli"
- Popola ulteriori SDC file
Limita gli attraversamenti del dominio di clock
Assegna Pin
- Responsabile dei vincoli
- Assegnazione pin tramite tabella
- Assegnazione pin tramite pacchetto
Progettazione dell'implementazione
- Progettazione del luogo e del percorso
- Controlla i tempi e fai la chiusura dei tempi
(set_false_path nel dominio dell'orologio
- Crea flusso di bit
Fatto
Goditi la longevità del tuo nuovo design FPGA
2022 Microchip Technology Inc. e sue sussidiarie
Documenti / Risorse
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MICROCHIP Xilinx Spartan 6 Example Conversione [pdf] Guida utente Xilinx Spartano 6 Esample Conversion, Xilinx, Spartan 6 Esample Conversione, esample Conversione |
